Spartan3E und SUMP.ORG Logic Analyser Probleme bei der Synthetisierung

> Bin wirklich total der Anfänger was VHDL betrifft...

Dann solltest Du erstmal kleinere Brötchen backen.

Meine Projekte haben typischerweise genau 1 UCF-File.

In der Tat waren im Ordner aber zwei. Insofern gehe ich davon aus dass 
eins zuviel ist und das andere für das Projekt nicht relevant ist. Ich 
hab auch sump.org mal geschaut und sah dass das Projekt sowohl für das 
Spartan 3 als auch für das Spartan-3E Projekt gemacht wurde. Insofern 
wäre dass vielleicht eine Erlärung. Ich hab auch schon ein 
vorkompiliertes File gefunden dass ich in den FPGA erfolgreich laden 
konnte, nur wäre es halt gut am VHDL Code selbst Anpassungen vornehmen 
zu können. Ich probiere mal ausschließlich eins der beiden Dateien ins 
Projekt zu importieren und hoffe auf Erfolg. Ich werde dann nochmal 
berichten...

> Fazit: dein Design kann nur 1 ucf-File haben.

Ich habe nichts anderes behauptet... :-)

Also dass löschen einer der beiden Dateien (la.ucf) lässt dass Ding den 
Vorgang zumindest bis zum Mapping laufen. Da bricht er dann aber auch 
ab. Könnte jemand von euch Erfahreneren VHDL ISE Webpack Nutzern mal 
bitte so nett sein sich die Sourcen von Sump.org zu ziehen und zu gucken 
ob dass Ding tut? Einstellungen sind wie gesagt Xilinx XC3S500E-CP132 
als Baustein.

Mir wäre es in erster Linie mal wichtig zu wissen ob ich die Oberfläche 
vom Webpack richtig bedient habe und ob das gezippte Projekt im 
Ausgangszustand mal richtig ist oder ob es für den Spartan 3E so wie es 
auf der Website versprochen ist gar nicht synthetisiert werden kann. Ich 
weiss das es besser wäre mit kleineren Brötchen anzufangen und ich bin 
wie gesagt auch schon dabei, es wäre halt echt toll wenn ich in erster 
Linie mal nen billigen LA hätte da das Board ja eh schon da ist und ich 
auch mit TTL viel mache. Schade finde ich es auch dass auf der sump.org 
website nicht ein kleines Tutorial zu finden ist wie man das ganze zum 
laufen bringt. Ich wär mit Sicherheit der erste der sowas machen würde 
wenn ich denn so weit kommen würde. Hat denn jemand von euch 
zufälligerweise das Spartan 3E Eval. Board und die Muse das Ding mal 
reinzuladen/zu synthetisieren oder bin ich der einzige der auf der Suche 
nach dem günstigen LA ist? Die Fehlermeldung die mir bringt sind 
folgende:


Using target part "3s500ecp132-5".
Mapping design into LUTs...
ERROR:MapLib:30 - LOC constraint F8 on input<10> is invalid: No such 
site on the device. To bypass this error set the environment variable 
'XIL_MAP_LOCWARN'.
.....
.....
ERROR:MapLib:30 - LOC constraint M14 on tx is invalid: No such site on 
the device. To bypass this error set the environment variable 
'XIL_MAP_LOCWARN'.

Error found in mapping process, exiting...
Errors found during the mapping phase.  Please see map report file for 
more
details.  Output files will not be written.

Design Summary
--------------
Number of errors   :  31
Number of warnings :   0

Process "Map" failed

Insgesamt 31 Stück an der Zahl wie man sieht. Wo kann ich denn jetzt 
weiter im Code nachforschen um der Sache auf den Grund zu gehen? Wie 
gesagt die Mapping Fehler bringt er mir nachdem ich die la.ucf Datei 
lösche, die la.vhd beibehalte und die la-se3esk.ucf datei als einzige 
ucf im Projekt belasse. Lösche ich die la.vhd mit ändert sich ebenfalls 
nichts am Ergebniss. Der Fehler ist immer das Mapping. Behalte ich beide 
Dateien, so bekomme ich bereits beim Translate Fehler. Über 174 Stück.

Gruß

Wolfgang

In welchem der beiden mitgeliieferten UCFs muss ich das ändern`Ich hab 
extra die Spartan3E Version auf der Website gedownloadet...

Du musst die la-S3ESK.ucf entsprechend für dein FPGA anpassen. Mal so 
nebenbei, Du hast nicht das Xilinx S3E Starter Kit oder? Denn das hat 
einen XC3S500E-4FG320C drauf.