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Forum: FPGA, VHDL & Co. Spartan3E und SUMP.ORG Logic Analyser Probleme bei der Synthetisierung


Autor: Wolfgang Meyerle (Gast)
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Hallo,

ich habe mir inzwischen ein das Spartan3E Evaluationsboard von Digilent 
zugelegt. Ich versuche mir nun den von sump.org erstellten Logic 
Analyser auf das Board zu bekommen und bin dabei auf größere Hürden 
gestossen.
Nachdem ich mir ein neues project im ISE Webpack angelegt habe, dabei 
den Xilinx Chip XC3S500E mit Package CP132 und Speed -4 angegeben habe 
tauchen Probleme bei der Sysnthetisierung auf:

Partition Implementation Status
-------------------------------

  No Partitions were found in this design.

-------------------------------

NGDBUILD Design Results Summary:
  Number of errors:   174
  Number of warnings:  96

Total REAL time to NGDBUILD completion:  3 sec
Total CPU time to NGDBUILD completion:   3 sec

One or more errors were found during NGDBUILD.  No NGD file will be 
written.

Writing NGDBUILD log file "la.bld"...

Process "Translate" failed

Weiss jemand Rat dazu?  Ich erhalte insgesamt 174 Fehler, der erste 
davon ist:
ConstraintSystem:59 - Constraint <NET "an<0>"  LOC = "d14" |> 
[la.ucf(12)]: NET "an<0>" not found.  Please verify that:
1. The specified design element actually exists in the original design.
2. The specified object is spelled correctly in the constraint source 
file.

Grüße

Wolfgang

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> an<0>
Gibt es ein Netz mit dem Namen an(0)?
Passt das ucf-File zum Design?

Autor: Wolfgang M. (procrash)
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Wie viele UCF Dateien hat denn typischerweise so ein Project? Bei dem 
Logic Analyser Code von Sump sind 2 drin. Vielleicht liegts ja daran?

Wo muss ich nachsehen ob so ein Netz existiert? Bin wirklich total der 
Anfänger was VHDL betrifft...

Autor: ... (Gast)
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> Bin wirklich total der Anfänger was VHDL betrifft...

Dann solltest Du erstmal kleinere Brötchen backen.

Meine Projekte haben typischerweise genau 1 UCF-File.

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> Meine Projekte haben typischerweise genau 1 UCF-File.
Xilinx kann (noch immer) nur 1 ucf-File auswerten.
Fazit: dein Design kann nur 1 ucf-File haben.

Autor: Wolfgang Meyerle (Gast)
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In der Tat waren im Ordner aber zwei. Insofern gehe ich davon aus dass 
eins zuviel ist und das andere für das Projekt nicht relevant ist. Ich 
hab auch sump.org mal geschaut und sah dass das Projekt sowohl für das 
Spartan 3 als auch für das Spartan-3E Projekt gemacht wurde. Insofern 
wäre dass vielleicht eine Erlärung. Ich hab auch schon ein 
vorkompiliertes File gefunden dass ich in den FPGA erfolgreich laden 
konnte, nur wäre es halt gut am VHDL Code selbst Anpassungen vornehmen 
zu können. Ich probiere mal ausschließlich eins der beiden Dateien ins 
Projekt zu importieren und hoffe auf Erfolg. Ich werde dann nochmal 
berichten...

Autor: ... (Gast)
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> Fazit: dein Design kann nur 1 ucf-File haben.

Ich habe nichts anderes behauptet... :-)

Autor: Wolfgang Meyerle (Gast)
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Also dass löschen einer der beiden Dateien (la.ucf) lässt dass Ding den 
Vorgang zumindest bis zum Mapping laufen. Da bricht er dann aber auch 
ab. Könnte jemand von euch Erfahreneren VHDL ISE Webpack Nutzern mal 
bitte so nett sein sich die Sourcen von Sump.org zu ziehen und zu gucken 
ob dass Ding tut? Einstellungen sind wie gesagt Xilinx XC3S500E-CP132 
als Baustein.

Autor: Christian R. (supachris)
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Wie ist denn die Fehlermeldung des Mappers?

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> Also dass löschen einer der beiden Dateien (la.ucf) lässt dass Ding den
> Vorgang zumindest bis zum Mapping laufen.
Passen die Portdefinitionen zum gewählten FPGA?

> ... bitte so nett sein sich die Sourcen von Sump.org zu ziehen
> und zu gucken ob dass Ding tut?
Das Ding wird schon tun, aber das hilft dir nicht weiter...

Speziell du hast (mindestens) ein Problem. Und wenn das Design bei 
einem anderen läuft, hilft dir das nicht weiter.
>>> ich habe mir inzwischen ein das Evaluationsboard von Digilent zugelegt.
Zwei Möglichkeiten:
1. Du beisst dich da durch, und bringst mit aller Gewalt den LA ans 
Rennen.
Oder besser:
2. Du fängst mit kleineren Brötchen an.

Denn auch wenn du den LA ins FPGA bekommst: wehe, der hat bei dir auch 
nur die kleinste Macke...   :-o

Autor: Wolfgang Meyerle (Gast)
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Mir wäre es in erster Linie mal wichtig zu wissen ob ich die Oberfläche 
vom Webpack richtig bedient habe und ob das gezippte Projekt im 
Ausgangszustand mal richtig ist oder ob es für den Spartan 3E so wie es 
auf der Website versprochen ist gar nicht synthetisiert werden kann. Ich 
weiss das es besser wäre mit kleineren Brötchen anzufangen und ich bin 
wie gesagt auch schon dabei, es wäre halt echt toll wenn ich in erster 
Linie mal nen billigen LA hätte da das Board ja eh schon da ist und ich 
auch mit TTL viel mache. Schade finde ich es auch dass auf der sump.org 
website nicht ein kleines Tutorial zu finden ist wie man das ganze zum 
laufen bringt. Ich wär mit Sicherheit der erste der sowas machen würde 
wenn ich denn so weit kommen würde. Hat denn jemand von euch 
zufälligerweise das Spartan 3E Eval. Board und die Muse das Ding mal 
reinzuladen/zu synthetisieren oder bin ich der einzige der auf der Suche 
nach dem günstigen LA ist? Die Fehlermeldung die mir bringt sind 
folgende:


Using target part "3s500ecp132-5".
Mapping design into LUTs...
ERROR:MapLib:30 - LOC constraint F8 on input<10> is invalid: No such 
site on the device. To bypass this error set the environment variable 
'XIL_MAP_LOCWARN'.
.....
.....
ERROR:MapLib:30 - LOC constraint M14 on tx is invalid: No such site on 
the device. To bypass this error set the environment variable 
'XIL_MAP_LOCWARN'.

Error found in mapping process, exiting...
Errors found during the mapping phase.  Please see map report file for 
more
details.  Output files will not be written.

Design Summary
--------------
Number of errors   :  31
Number of warnings :   0

Process "Map" failed

Insgesamt 31 Stück an der Zahl wie man sieht. Wo kann ich denn jetzt 
weiter im Code nachforschen um der Sache auf den Grund zu gehen? Wie 
gesagt die Mapping Fehler bringt er mir nachdem ich die la.ucf Datei 
lösche, die la.vhd beibehalte und die la-se3esk.ucf datei als einzige 
ucf im Projekt belasse. Lösche ich die la.vhd mit ändert sich ebenfalls 
nichts am Ergebniss. Der Fehler ist immer das Mapping. Behalte ich beide 
Dateien, so bekomme ich bereits beim Translate Fehler. Über 174 Stück.

Gruß

Wolfgang

Autor: Christian R. (supachris)
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Das UCF passt nicht zum Chip. Beim CP132 gibts kein F8 Ball und M14 ist 
VCCO, kann also nicht für ein IO verwendet werden. Besorg dir das 
richtige UCF oder geh über User Constrains -> Assign Area Constrains 
(oder so) und weise die Pins dort ordentlich zu. Vermutlich musst du das 
UCF komplett neu erstellen, denn der verwendet dort einen Startan 3 
(ohne E), das ist ein ganz anderer Chip, mit einer völlig anderen 
Anschlussbelegung. Also musst du alles neu zuweisen. Guck halt in den 
Schaltplan von deinem Board, was wo angeschlossen ist.

Autor: Wolfgang (Gast)
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In welchem der beiden mitgeliieferten UCFs muss ich das ändern`Ich hab 
extra die Spartan3E Version auf der Website gedownloadet...

Autor: mac4ever (Gast)
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Du musst die la-S3ESK.ucf entsprechend für dein FPGA anpassen. Mal so 
nebenbei, Du hast nicht das Xilinx S3E Starter Kit oder? Denn das hat 
einen XC3S500E-4FG320C drauf.

Autor: Wolfgang M. (procrash)
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Wunderbar. Das war mein Fehler. Jetzt hab alles reibungslos geklappt. 
Vielen dank...

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