HILFE! Problem mit VHDL-Projekt

Hey, liebe Mikrocontrolercommunity! Ich hocke jetzt mehrere Stunden über 
einem Projekt für die Uni und bin so langsam recht ratlos, weil das 
letzte mal VHDL bei mir schon über ein Semester her ist.

"Erstellen Sie ein Projekt mit einem RS-Latch, einem D-Latch und einem 
D-Flipflop
und implementieren sie alle als VHDL-Entities und testen Sie ihre 
Entities mittels Simulator
in einer gemeinsamen VHDL-Datei."

Mir fehlt jetzt jeglicher Ansatz, wie ich das zusammen vermatschen (bzw 
ein projekt draus machen) soll und hoffe jetzt einfach mal, dass ihr mir 
dabei vielleicht weiter helfen könnt.
Arbeiten tu ich mit quartus.




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library ieee;
use ieee.std_logic_1164.all;

entity dlatch is port(                     -- d latch
clk,d: in std_logic;
q: out std_logic);
end dlatch;

architecture beh_dlatch of dlatch is
begin
  process(clk)
  begin
     if(clk'event and clk='1') then
         q <= d;
       end if;
     end process;
end beh_dlatch;


library ieee;
use ieee.std_logic_1164.all;

entity z_dff is port(                        -- d flipflop
   clk,d: in std_logic;
   q: buffer std_logic);
 end z_dff;

 architecture beh_dff of z_dff is
 begin
    process (clk,d)
 begin
        if(clk='1') then
        q <= d;
        end if;
    end process;
 end beh_dff;


 library ieee;
use ieee.std_logic_1164.all;

entity rsl is                -- rs latch
  port (s,r: in std_ulogic;
    q, qm: buffer std_ulogic);
end entity rsl;

architecture dataflow of rsl is
begin
q  <= '1' when r = '0' else
      '0' when s = '0' else q;
qm <= '1' when s = '0' else
      '0' when r = '0' else qm;
end architecture dataflow;

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