Problem bei Addition auf std_logic_vector

hier ein besserer dateianhang nun aber mit signed statt unsigned

hab das problem gefunden. es muss so aussehen, der fehler war beim 
else..

library ieee;
use ieee.std_logic_1164.ALL;
use ieee.numeric_std.ALL;

entity pixel_generator is
  port(  p_col: in integer;
    p_row: in integer;
    takt: in bit;
    p_gruen: out std_logic_vector(3 downto 0);
    p_blau: out std_logic_vector(3 downto 0);
    p_rot: out std_logic_vector(3 downto 0)
  );
end pixel_generator;

architecture behaviour of pixel_generator is
signal gruen, rot, blau: unsigned(3 downto 0):="0000";
begin
  process(p_col,p_row, takt)
    begin
      if(takt'event and takt='1') then
        if(p_col<=640 and p_col>=1) then
          if(p_row<=479) then
            gruen<=gruen+"0001";
            rot<=rot+"0010";
            blau<=blau+"0011";
          end if;
        else
          gruen<="0000";
          rot<="0000";
          blau<="0000";
        end if;
      end if;
  end process;
p_gruen<=std_logic_vector(gruen);
p_rot<=std_logic_vector(rot);
p_blau<=std_logic_vector(blau);
end behaviour;

ja danke. ich hatte das erst so
  gruen <= gruen + 1;
  rot   <= rot   + 2;
  blau  <= blau  + 3;
habs aber dann geändert, weil ich mir nicht sicher war, wo der Fehler 
war