Gast
#1310738
Hallo,
ich habe ein Problem mit den Clocks bei einem Lattice ECP2.
Ich habe eine PLL aufgesetzt die mir aus 25MHz 50MHz generiert und mit
diesen 50MHz takte ich einen Zaehler den ich dann verwende um einen PWM
zu generieren (dieser PWM hat ein eigenes .vhd file):
process (clk_pwm)
begin
if rising_edge(clk_pwm) then
if pwmPeriod = "1111111111111111" then
pwmPeriod <= (others => '0');
pwmReload <= '1';
else
pwmPeriod <= pwmPeriod + 1;
pwmReload <= '0';
end if;
end if;
end process;
pwmOut <= pwmPeriod;
pwmOut gibt mir also immer den aktuellen Zaehlerstand aus, den ich im
top file verwende in dieser Form (pwmOut wird in der portmap auf pwm0
geroutet):
led_out(0) <= '1' when Kanal_1 < pwm0 else
'0';
Somit bekomme ich eine Ausgangsfrequenz an der Led von 763Hz (50MHz /
65536).
Soweit so gut, ich muss die Ausgangsfrequenz aber auch noch weiter
erhöhen, habe also die PLL auf 100MHz eingestellt und komm jetzt aber
mitn Timing nicht mehr hin, krieg die Fehlermeldung:
FREQUENCY NET "clk_100" 100.000000 MHz | | |
; | 100.000 MHz| 62.263 MHz|
2 *
Welche Möglichkeiten hab ich, damit ich clk_100 auf mindestens 100MHz
bringe??
Herzlichen Dank im Voraus
Bernhard