Signale mit generate erzeugbar?

Hallo Jan!

Ja, so ist es ja bis jetzt. Aber ich will mit der neuen Lösung den 
Vektoren unterschieliche Bitbreiten zuweisen, die z.B. aus einer Datei 
ausgelesen werden. Dazu müßte ich Signale ähnlich wie Entitäten 
generieren können, weiß aber nicht ob und wie das geht.

Gruß


Hardware-Beschreiber

Das habe ich befürchtet. Oder kennt doch noch jemand einen Weg?

alias kann man wahrscheinlich auch nur manuell verwenden, also nicht 
generisch N Signale mit sig1 ... sigN ausweisen?

Gruß


Hardware-Beschreiber

@Hardware-Beschreiber:

Vielleicht möchtest Du records verwenden? Die lassen sich zwar auch 
nicht generisch erzeugen, aber wenn in der entity nur noch clk, rst, 
module_in, module_out auftauchen, wird es (zumindest an dieser Stelle) 
übersichtilich.

Modelsim kennt dann im waveform auch die einzelnen record-Elemente ohne 
das man sie explizit angeben müsste.

Duke

@Hardware-Beschreiber:

P.S.: Es bleibt Dir auch immer noch freigestellt mit einer 
Programmier/Skriptsprache Deiner Wahl einen Codegenerator zu erstellen.

Definier dein signal array mit

1

std_logic_vector(MaxBitWidths-1 downto 0)

Bei der instantierung kannst du dann folgendes verwenden:
   port => sig_array(n)(BitWidths(n)-1 downto 0)

Gruß,
Ottmar