SPI Takt aus FSM

Eingangstakt einfach auf den SPI-Taktausgang routen?

Ok... muss sich dämlich anhören aber, ja, wenn ich drüber nachdenke und 
die FSM umstricke vereinfacht sie sich sogar.

Ein ähnliches Problem hab ich aber noch bei einer AD Wandler 
Ansteuerung, auch SPI. Die erzeugt auch den Takt indem sie den FPGA Takt 
durch 2 teilt, allerdings damit bei der fallenden Flanke des SPI Takts 
der SDA vom ADC ausgelesen werden kann. Ein Prozess darf nicht auf die 
positive und negative Flanke reagieren, oder?

oehm,

also wenn du einen ADC betreibst, dann bist du ja wohl SPI Master. Und 
damit 'machst' du die SCK. Wenn du also ein FPGA hast, das intern wohl 
deutlich schneller als SCK laeuft, wo ist dann dein Problem? Mit 
positiven und negativen Flanken musst du dich doch dann gar nicht 
rumschlagen. Oder liege ich da komplett falsch?

nochmal oehm,

sehe gerade, du verwendest einen DCM um eine SPI clock zu generieren? 
Noe, das macht man nun wirklich nicht so!
Du nimmst deine FPGA clock, teilst die mit einem counter (n ... 0), bei 
0 toggelst du die SCK und laedst den counter neu. Vorteil: Du bist 
synchron zu deinem FPGA Takt und kannst Register lesen und schreiben wie 
du willst, du wirst nie ein clock-Problem bekommen.

@berndl

So viel schneller als der ADC läuft der FPGA ja nicht. Der Wandler 
bekommt mit etwa 1MHz seinen CS (CONV). Das Datenwort vom Wandler ist 18 
Bit lang. Deswegen muss der Takt des Wandlers 25MHz schnell sein. Mit 
der steigenden Flanke schiebt der ADC das nächste Bit an den Ausgang, 
mit der fallenden Flanke wird eingelesen. Im moment macht die FSM das, 
indem ein Prozess aus dem verdoppelten FPGA Takt gestartet wird. Die 
Frage ist, ob das auch mit dem "einfachen" geht.

@Lothar Miller

Der FPGA Takt selbst ist 25MHz. Daher kommen die überzähligen 7MHz, ich 
wüsste nicht wie ich 25 MHz auf 18MHz teile könnte. Wenn ich ihn durch 2 
teilen würde, wär's zu langsam.

Vielen Dank! :o)

Wünsche noch einen schönen Sonntag,

Matthias