CPLD Anfängerfrage zum XC9572XL

Man darf auch VHDL-Files direkt anhängen, Screenshot davon ist doof :)

Mir ist folgendes aufgefallen, bin mir aber nicht sicher, ob XST das 
nicht vielleicht automatisch korrigiert hat:
Du schreibst count <= count + 1; das bedeutet, dass count gelesen wird, 
dann 1 addiert und dann in count geschrieben wird. Aber woher wird count 
gelesen? Da es ein inout signal ist, von außen, und was liegt da an? 
Wenn es reale I/O-Pins sind, das, was angeschlossen ist.
Du willst aber wohl dass der aktuelle Counter-Wert in FF's gespeichert 
wird, und auf diesen gespeicherten Wert soll dann immer 1 addiert 
werden, und dieser Wert soll dann ausgegeben werden. Das geht dann so:

1

architecture Behav of s4counter is

2

  -- Internes Signal für den Counter; dies sind dann die Ausgänge der FFs

3

  -- Mit 0 initialisieren

4

  signal count_i : std_logic_vector (3 downto 0) := "0000";

5

begin

6

  process(clock,reset)

7

    ...

8

      count_i <= count_i + 1;

9

  end process;

10

  count <= count_i;

11

end Behav;

Auch wenn es mit deiner Schreibweise funktioniert (und das Problem 
woanders liegt), ist sie jedoch unüblich und potentiell verwirrend.

> Die ISE Software von Xilinx hat keine Fehler mehr erkennen können, die
> Pinbelegung ist gemacht, sollte also funktionieren.
Was verwendest du als Takt? Einen Taster?
Woran erkennst du den Bitzustand? An LEDs?

Das mit dem inout ist unschön und sollte vermieden werden. Statt dessen 
solltest du den Zähler als lokales Signal definieren und dem Port 
zuweisen. Allerdings wird das inout hier keinen Fehler hervorrufen.

> Sollte der Code jetzt so funktionieren?
Der Code hat auch vorher schon funktioniert (Screenshot 
RTL-Schematic)...
Das Problem liegt irgendwo in der Hardware. Kontrollier nochmal deinen 
Takt (Überschwinger, Flankensteilheit...).

> Falls leds dann die Idee: einfach falsch verdrahtet...
Das wäre zu einfach, aus der geposteten Reihe ist keine (einfache) 
Vertauschung zu erkennen.

Verwende statt der herstellerabhängigen

1

use IEEE.STD_LOGIC_ARITH.ALL;

2

use IEEE.STD_LOGIC_UNSIGNED.ALL;

besser die genormte

1

use IEEE.numeric_std.ALL;

Bei der ersten Variante könnten sich Doppeldeutigkeiten ergeben, wenn du 
mal einen Prozess in ein anderes VHDL-File kopierst, das z.B. so 
beginnt:

1

use IEEE.STD_LOGIC_ARITH.ALL;

2

use IEEE.STD_LOGIC_SIGNED.ALL;

Mit numeric_std könnte das z.B. so aussehen (meine bevorzugte Variante):

1

library IEEE;

2

use IEEE.STD_LOGIC_1164.ALL;

3

use IEEE.numeric_std.ALL;

4

5

entity counter1 is

6

    Port ( clock : in std_logic;

7

           count_out : out std_logic_vector(3 downto 0));

8

end counter1;

9

10

architecture Behavioral of counter1 is

11

signal count_int : integer range 0 to 15 := 0;

12

begin

13

  process (clock)begin

14

     if clock='1' and clock'event then

15

         count_int <= count_int + 1;

16

     end if;

17

  end process;

18

  count_out <= std_logic_vector(unsigned(count_int,4));

19

end Behavioral;

Oder es könnte so aussehen:

1

library IEEE;

2

use IEEE.STD_LOGIC_1164.ALL;

3

use IEEE.numeric_std.ALL;

4

5

entity counter1 is

6

    Port ( clock : in std_logic;

7

           count_out : out std_logic_vector(3 downto 0));

8

end counter1;

9

10

architecture Behavioral of counter1 is

11

signal count_int : unsigned (3 downto 0) := "0000";

12

begin

13

  process (clock)begin

14

     if clock='1' and clock'event then

15

         count_int <= count_int + 1;

16

     end if;

17

  end process;

18

  count_out <= std_logic_vector(count_int);

19

end Behavioral;