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Forum: FPGA, VHDL & Co. pll während laufenden betrieb verstellen


Autor: flo (Gast)
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Hallo,

ich wollte wissen ob es möglich ist die von einer PLL generierte 
Ausgangsfrequenz während des Betriebes zu verändern, sodass sich die 
FPGA Betriebsfrequenz ebenfalls mitändert.

Es handelt sich dabei um einen Lattice ECP2 Chip.

Danke,
Flo

Autor: SuperWilly (Gast)
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Hallo flo,

leider ist dies bei ECP2-Bausteinen von Lattice nicht möglich. Du musst
die PLL-Frequenzen im IPExpress-Wizzard fest einstellen.

Was genau hast du denn vor ?

Gruß,
SuperWilly

Autor: flo (Gast)
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Hallo SuperWilly,

ich bräuchte die Frequenzen um verschiedene PWM Frequenzen zu erzeugen. 
Natürlich würde das auch mit Änderung der Auflösung gehen, nur wäre eine 
FPGA Clockfrequenzänderung bei diesem Projekt einfacher.
Hättest du noch eine Idee?

Gruß, Flo

Autor: SuperWilly (Gast)
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Hi,

was für PWM-Frequenzen benötigst du denn?

Welche Frequenz hat dein FPGA-Eingangstakt ?


Gruß,
SuperWilly

Autor: flo (Gast)
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Hallo,
ich bräuchte 18,45,90,126,162 MHz. Da der ECP2-12 nur über 2 PLLs 
verfügt funktioniert dies leider nicht. Der derzeitige Oszilatortakt 
beträgt 25 MHz (vom Demoboard "Hype mini" mit ECP2-50).

Deswegen bräuchte ich eine andere elegante Lösung.

Gruß, Flo

Autor: Falk Brunner (falk)
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@  flo (Gast)

>ich bräuchte 18,45,90,126,162 MHz. Da der ECP2-12 nur über 2 PLLs
>beträgt 25 MHz (vom Demoboard "Hype mini" mit ECP2-50).

>Deswegen bräuchte ich eine andere elegante Lösung.

Erzeuge immer 162 MHz, der Rest wird per Teiler generiert.
Siehe Taktung FPGA/CPLD

MFG
Falk

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> der Rest wird per Teiler generiert.
Das Design sollte dann aber einen gewissen Jitter vertragen:
denn z.B. 162/45 = 3,6 bedeutet, dass 21 mal auf 4 und 20 mal auf 3 
gezählt werden muß, um im Mittel den Teiler zu erhalten. Bei 126 MHz ist 
das noch schlimmer (Faktor 1,2857..).

> ich bräuchte 18,45,90,126,162 MHz.
Wozu brauchst du eigentlich soviele Takte?
Meine Designs kommen zu 90% mit einem einzigen aus.

Autor: Falk Brunner (falk)
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@  Lothar Miller (lkmiller)

>Das Design sollte dann aber einen gewissen Jitter vertragen:

Wahrscheinlich geht es komplett jitterfrei, wenn man die PWMs. immer 
direkt im 162 MHz taktet und nur den maximalen Zählerstand anpasst.

>Meine Designs kommen zu 90% mit einem einzigen aus.

Eben ;-)

MFG
Falk

Autor: Igor (Gast)
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Plls im ECP2 koennen ausm 25MHz Takt weder 18 noch 45,90,126,162 
erzeugen. Die sind etwas "kindisch". Uebrigens 45=90/2, 18=162/9.

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