mikrocontroller.net

Forum: Mikrocontroller und Digitale Elektronik SRAM und Latch für Xmega


Autor: Tim (Gast)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
Hallo ich suche gerade eine SRAM und eine Latch für den xmega128a1

Der EBI läuft mit max 64Mhz d.h. 15ns also brauche ich ein Latch und ein 
SRAM der das mit macht (ich kann natürlich auch den speed runter 
schrauben aber das beim RAM is bissl blöde)

Darum hab ich mir dies hier raus gesucht:

SRAM: S61LV5128AL-10KLI

* SRAM 4MB 512K X 8 3V 10NS, 61LV5128
* Speichertyp:SRAM
* Schnittstellentyp:Asynchronous
* Speichergröße:4Mbit
* Speicherkonfiguration:512K x 8bit
* Zeit, Zugriff:10ns
* Anschlussart:SMD
* Gehäusetyp:SOJ
* Spannung, Ucc(V):3.3V

Vorteil:
* SOJ gehäuse
* 3,3V
* 10ns

Latch: SN74AHC373PW
* LATCH, D TYPE, OCTAL, SMD
* Logikfunktion:Octal D-Type Latch
* Logic IC Familie:AHC
* Logic IC Basisnummer:743734
* Spannung, Versorgung min.:2V
* Spannung, Versorgung max.:5.5V
* Gehäusetyp:TSSOP


Was haltet hier von dieser zusammen stellung?
Läuft der gcc mit 512kb ext. speicher?
möchte gerne dort den heap drauf laufen lassen.

PS. ich bin mir bewust was 512k ram an einen µc beteutet. :) danke

Autor: Thomas O. (kosmos)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
was meinst du mit EBI? Da die XMEGAs mit 32 MHz laufen daurn die meisten 
Befehle 31 nSek oder übertaktest du ihn auf 64 MHz? Aber selbst da wirst 
du keinen SRAM mit 10 nSek brauchen da du ja erst die Adresse im SRAM 
setzen musst und danach die Lese/Schreibbefehle übermittelst.

Autor: Tim (Gast)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
Der EBI takt ist 2x Clk2PER (in meinen fall 32Mhz) = 64Mhz

Ich will mir mit dem ram eine möglichkeit offen halte das ganze ohne 
Latch zu machen.

1/64mhz ist 15ns also finde ich das ein 10ns angebracht ist?

Autor: Tim (Gast)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
oh sry

>was meinst du mit EBI?

EBI ist der External Bus Interface der ist zuständing für das ansteuern 
des SRAM/SDRAMs.

Ohne Latch dauert ein Write genau 5 ClkPER2 (64Mhz) und ein read 4 
ClkPER2.

Beim Read ist z.B. der Datenbus nur 1 ClkPER2 gültig.

Daher denke ich das ein 10ns nötig ist

Hier die DB und link:

SRAM: 
http://de.farnell.com/integrated-silicon-solution-...

Latch: 
http://de.farnell.com/jsp/search/productdetail.jsp...

Autor: Tim (Gast)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
abo

Autor: Tim (Gast)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
Kann mir da keine ein tipp oder rat geben?

Autor: Knut Ballhause (Firma: TravelRec.) (travelrec) Benutzerseite
Datum:

Bewertung
0 lesenswert
nicht lesenswert
Du kannst die von Dir vorgeschlagenen Steine nehmen, ob gcc damit läuft 
weiß ich nicht, aber der XMega tut´s bestimmt.

Antwort schreiben

Die Angabe einer E-Mail-Adresse ist freiwillig. Wenn Sie automatisch per E-Mail über Antworten auf Ihren Beitrag informiert werden möchten, melden Sie sich bitte an.

Wichtige Regeln - erst lesen, dann posten!

  • Groß- und Kleinschreibung verwenden
  • Längeren Sourcecode nicht im Text einfügen, sondern als Dateianhang

Formatierung (mehr Informationen...)

  • [c]C-Code[/c]
  • [avrasm]AVR-Assembler-Code[/avrasm]
  • [code]Code in anderen Sprachen, ASCII-Zeichnungen[/code]
  • [math]Formel in LaTeX-Syntax[/math]
  • [[Titel]] - Link zu Artikel
  • Verweis auf anderen Beitrag einfügen: Rechtsklick auf Beitragstitel,
    "Adresse kopieren", und in den Text einfügen




Bild automatisch verkleinern, falls nötig
Bitte das JPG-Format nur für Fotos und Scans verwenden!
Zeichnungen und Screenshots im PNG- oder
GIF-Format hochladen. Siehe Bildformate.
Hinweis: der ursprüngliche Beitrag ist mehr als 6 Monate alt.
Bitte hier nur auf die ursprüngliche Frage antworten,
für neue Fragen einen neuen Beitrag erstellen.

Mit dem Abschicken bestätigst du, die Nutzungsbedingungen anzuerkennen.