VHDL ifdef gefunden (zumindest bei Xilinx)?

[Anfänger (Gast)]

Hallo,

habe gerade mehrfach derartige Kommentare in Beispielcode entdeckt.

  --synthesis translate_off
  vhdl code ... 
  --synthesis translate_on

Frage: ist das "nur" ein Kommentar, oder wird der Kommentar tatsächlich 
von der ISE ausgewertet, d.h. man kann so den nicht synthetisierbaren 
Teil von Entitäten kapseln?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Ja.
Im Original hieß das Keyword synopsys nach dem gleichnamigen 
Synthesizer.
Siehe auch http://forums.xilinx.com/xlnx/board/message?message.uid=28956

EDIT:
Das Manual zum Thema heißt xst.pdf und dort findet man

Translate_Off and Translate_On can be used with the following words: 
• synthesis 
• synopsys 
• pragma

[Anfänger (Gast)]

Guten Morgen Lothar,

Danke für den Hinweis. Ja, ich muss zugeben, dass ich das XST-Handbuch 
nur diagonal überflogen habe.

So waren 'constraints' bislang für mich irgendwelche Schalter/Optionen, 
die man in der GUI setzen kann. Auch als ich jetzt gezielt nach 
translate_off gesucht habe und die 'constraint'-Übersicht gesehen habe, 
wird nicht klar, dass/wie man dies im Code einsetzen kann.

Nur im Zusammenhang mit verilog werden die Code-Direktiven erläutert. 
Dort gibt es dann auch richtige ifdef und Co.

Also ohne den Beispielcode wäre ich auf die Verwendung nicht gekommen :)
Naja und Dein Link nährt zumindest die Hoffnung, dass dies nicht nur bei 
Xilinx verstanden wird ;)

[Klaus F. (kfalser)]

Das ganze ist aber kein #ifdef Equivalent, weil man es nicht beliebig 
ein- und ausschalten kann.
Es dient hauptsächlich dazu, Programmteile, die nur für die Simulation 
dienen, bei der Synthese zu überspringen.

[Anfänger (Gast)]

Hallo Klaus,

> Das ganze ist aber kein #ifdef Equivalent, weil man es nicht beliebig
> ein- und ausschalten kann.
> Es dient hauptsächlich dazu, Programmteile, die nur für die Simulation
> dienen, bei der Synthese zu überspringen.

Klar, völlig richtig - es ist kein vollwertiges #ifdef, da ich den 
Broker nicht selbst definieren kann.

Aber genau für den Anwendungsfall habe ich was derartiges gesucht - 
schließlich sind Simulation und Synthese ja völlig unterschiedliche 
Welten mit fast schon konträren Anforderungen.

Adhoc fällt mir kein Anwendungsfall ein, für den ich ein echtes #ifdef 
bräuchte, der nicht auch über normale Sprachkonstrukte gelöst werden 
könnte.
Wer letzteres für Blasphemie hält, darf mich gern auf seine Igno-Liste 
setzen :)