Gast
#1389833
Hi! Hab da mal ne Frage zu der Abarbeitung von Prozessen in VHDL. Wenn ich in einem Prozess (der auf eine Taktflanke wartet, keine Sensitivity-List) mehrere IF Abfragen einbaue. Werden diese IF-Zweige dann alle gleichzeitig verarbeitet, also wieder parallel oder nacheinander gestartet? Beispielcode:
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Gibt es da einen Unterschied zwsichen der Abarbeitung in der Simulation und der synthetisierten Schaltung auf dem Device?