Ich habe folgenden Konstrukt s. Bild der rechte MOSFET soll vom µC geschaltet werden, nach dem sichergestellt wurde, dass Vgg die nötige Spannung erreicht hat und ENA Vgg geschaltet wurde. Der Linke Teil scheint zu funktionieren. Beim rechten MOSFET soll die Vdd Spannungsversorgung erst erfolgen , wenn an Vgg bereit Spannung anliegt, sonst fakeln die Chips ab. Das ist leider auch der Fall. Kann es daran liegen, dass der Atmega nach dem Einschalten die PINS als pulled-up Eingänge hat und bis alles initialisiert wurde, am VGS des MOSFETs Potential anliegt?
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Hallo, nein, der ist Eingang ohne PullUp. Damit hängen die Gates in der Luft und können machen, was sie wollen... Passenden Widerstand von Gate gegen das Potenzial, was beim Reset anliegen soll. Gruß aus Berlin Michael
Der FDN337N ist hier ungünstig. Zum sauberen Durchschalten braucht der mindestens 5V+Ugsth am Gate. Mit 5V am Gate leitet der ein wenig, und gibt an der Source je nach Strom so 3,5-4V aus. Am einfachsten nimmst du hier auch den P-Kanal. Der ist im Reset dann abgeschaltet und wird mit einem Low-Pegel am Gate aktiv. EDIT: Sieh wie schon vorgeschlagen auf jeden Fall Widerstände zwischen Gate und Source vor. Dann passiert auch nichts, wenn der uC zufällig mal falsch initialisiert wird.
Danke, werde schauen, was sich machen läßt. Einen N-MOF kann ich jetzt nicht nehmen, weil die Platinen da sind und ich mir jetzt schwer eine neg. Steuerspannung zaubern kann, die ich vom µC ansteuern könnte. Was würdet Ihr für einen Widerstand zw. Gate und Source empfehlen?
> Einen N-MOF kann ich jetzt nicht nehmen Aber das hast du doch: der FDN337N ist ein N-Kanal :-o Und das ist falsch/ungünstig an dieser Stelle. Ein P-Kanal Mosfet mit Source an +5V sperrt, wenn am Gate +5V anliegen und leitet, wenn am Gate 0V anliegen. Aber das hast du auch schon eingebaut mit Q101 > Was würdet Ihr für einen Widerstand zw. Gate und Source empfehlen? 10 kOhm, der passt immer ;-) Wenns auf den Stromverbrauch ankommt gern auch hochohmiger.
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>Aber das hast du doch: der FDN337N ist ein N-Kanal :-o >Und das ist falsch/ungünstig an dieser Stelle. Ähhm, ja das ist die Hitze :-) meine natürlich P-MOS So sollte es doch passen, dann schalte ich halt den Atmega als Ausgang low.
Lass den "unteren" 10k weg (der zum Drain), der ist böse :-o Bau den besser zwischen D und S beim anderen Mosfet ein.
Was sollen diese Durcheinanderbezeichnungen ? VDD geht über Q101 an Vgg, und an Vdd geht nicht VDD sondern +5V0TRX, da ist es ja kein Wunder, wenn du den Überblick verlierst. Ist Vgg überhaupt positiv? Bei den üblichen Teilen mit Vgg die bei fehlen kaputtgehen, nämlich Gallium-Arsenid Hf Verstärkern ist das negativ. Aber nein, du musst ja nicht sagen, welches Geheimprojekt du hier umsetzt für den Mossad. Bloss nicht zu viel verraten. Viel besser ist es doch, die Leute raten zu lassen, das macht doch viel mehr Spass denen hilflosen zuzugucken. Und wenn es in Ordnung sein soll, Vgg über 1k an irgendetwas positives zu legen obwohl Vdd noch nicht angeschlossen ist, warum dann nicht die 1k und Q101 vertauschen ? Das gäbe wenigstens definierte Schaltschwellen am MOSFET.
@ MaWin: Da steckt kein Geheimnis dahinter. Sorry, ich hatte nicht den Originalschaltplan, da der Kollege im Urlaub ist. Die Platinen sind seit 2 tagen da, der Kollege nicht, in 4 Tagen ist eine Messe und ich als Softwaremensch muss mit HW Problemen kämpfen und auch noch bis Mo. mit der Firmware fertig werden. Bei diesen Temperaturen und bei der in der Woche geleisteten Arbeitszeit, kommt man leicht durcheinander. Es tut mir Leid. Vgg ist negativ, da liegen -1,25V an. Es geht um einen Clock Multiplier im HF Bereich. Da stimmt auch soweit alles. Der Chip hat am Eingang super Signal anliegen nun kommt da nichts raus :/ Aber Danke für die zahlreichen Tipps, ich werds noch hinbiegen.
Vielleicht solltest du noch mal überlegen, wie man negative Spannungen schaltet und dass man sie ander schaltet als positive. Vieeicht findest du auch raus, welches die Steuerspannung auf VDD_ENA ist.
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