hallo ich befinde mich gerade in einem praktikum. ich muss ein projekt beenden. es gab viele vor mir die an dem projekt gearbeitet haben es ist ein prototyp für einen bus-controller mit speicher zugrife. es gibt viele module mit viele signale mein problem ist : ich habe bis jetzt keine strategie gefunden um die gesamte struktur zu verstehen und die die zusammenhänge.... eine ausführliche und vernünftige dokumentation gibt es auch nicht wie geht man dann vor? danke
Wer das tote Pferd am längsten reitet, hat gewonnen.
Bau eine Simulation drum rum, dann siehst du schon, was da abläuft. Eine grobe Beschreibung, was das Ding machen soll, wirds ja geben...
:-) eine weise Antwort aber hilft mir leider nicht weiter ;-)
honk schrieb:
> Wer das tote Pferd am längsten reitet, hat gewonnen.
smile
die Simulation und Debugin ist ein Teilaufgabe , dafür muss ich die Struktur jedes Modul genauer kennen das problem ist, dass viele signale von einander abhängig sind und jede kombination führt zu einen anderen Verhalten
mit Weise Antwort mei ich :
honk schrieb:
> Wer das tote Pferd am längsten reitet, hat gewonnen.
>Wer das tote Pferd am längsten reitet, hat gewonnen
1 | entity HORSE is |
2 | port( |
3 | MOUTH : INOUT STD_ORGANIC; |
4 | ASSHOLE : INOUT STD_ORGANIC |
5 | );
|
6 | end HORSE ; |
7 | |
8 | architecture FURY of HORSE is |
9 | |
10 | component HEAD is |
11 | port( |
12 | MOUTH : IN STD_ORGANIC |
13 | );
|
14 | end HEAD ; |
15 | |
16 | component LEG is |
17 | port( |
18 | LEG : OUT STD_ORGANIC(4 downto 1) |
19 | );
|
20 | end HORSE ; |
21 | |
22 | begin
|
23 | |
24 | STATUS <= '0' -- horse is dead |
Hallo Gagmel, du kannst doch unseren neuen Freund nicht so ins Boxhorn jagen. Richtig ist
1 | component LEG is |
2 | port( |
3 | LEG : OUT STD_ORGANIC(4 downto 1) |
4 | );
|
5 | --end HORSE ; falsch
|
6 | end LEG ; |
Tom
jojoe schrieb: > die Simulation und Debugin ist ein Teilaufgabe , dafür muss ich die > Struktur jedes Modul genauer kennen > das problem ist, dass viele signale von einander abhängig sind und jede > kombination führt zu einen anderen Verhalten Naja, irgendwelche Eingangs-Signale wird das Gesamt-Kunstwerk ja haben. Da musst du halt entsprechend der Aufgabe was anlegen. Dann den Code und die internen Signale analysieren und schauen, was an Ausgangssignalen raus geht. So kommst du Schritt für Schritt hinter die Funktion. Eine andere Chance (außer neu schreiben) hast du kaum, wenn der Entwicker nicht mehr greifbar ist. Und VHDL ist ja eigentlich ganz gut selbst erklärend, weil es so geschwätzig ist. Sichere VHDL Kenntnisse und FlipFlop-Denken sind da natürlich Voraussetzung.
hi Christian R. Danke für die ernste Antwort ich bin schon etwas voran. ich habe es genau wie es beschrieben gemacht ich hab alles modeliert und abstrahiert und die einzelne Module formell beschrieben es ist viel arbeit aber es macht die sache etwas veranschaulicher
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