Dreieckgenerator programmieren

BorisM Gast #1400417
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Hi...
gidf !
Hast du schon mal die SUCHE benutzt?

Deine Frage ist sehr offen gestellt...
Willst du nur den Zählbefehl? -> a <= a + 1
Oder den kompletten VHDL-Code? -> hier z. B. ein "hoch"-Zähler
1
library IEEE;

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use IEEE.std_logic_1164.all;

3
use work.std_arith.all;

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entity COUNT is

6
  port( CLK, ENA : in std_logic;

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        Q        : buffer std_logic_vector(3 downto 0);

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        UEB      : out std_logic);

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end COUNT;

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architecture A1 of COUNT is

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begin

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   P1: process( CLK )

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   begin

15
      if( CLK'event and CLK = '1' ) then

16
         if( ENA = '1' ) then

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            Q <= Q + 1;

18
         end if;

19
      end if;

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   end process;

21
   UEB <= '1' when Q = "1111" else '0';

22
end A1;

Hast du schon VHDL-Kentnisse?
Gruß Boris
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VHDL Anfänger Gast #1400469
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>Hast du schon VHDL-Kentnisse?

Gerade daran arbeite ich ja im Moment.

Ich würde es wahrscheinlich so programmieren:
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  Triangle_counter: process(Takt)

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  begin

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    if (Takt ='1' and Takt'event) then

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      case Counter_up_down is

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        when 0  => Counter_up_down <= 1;

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        when 1  => Counter_up_down <= 2;

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        when 2  => Counter_up_down <= 3;

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        when 253  => Counter_up_down <= 254;

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        when 254  => Counter_up_down <= 255;

13
        when 255  => Counter_up_down <= 254;

14
        when 254  => Counter_up_down <= 253;

15
        when 253  => Counter_up_down <= 252;

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        when 252  => Counter_up_down <= 251;

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             end case;

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    end if;

19
  end process Triangle_counter;


Das ist natürlich STUSS so, weil jede Zahl doppelt vorkommt.

Besser von 0 bis 255 hochzählen und dann von 511 auf 256 wieder 
runterzählen und das Bit8 einfach wegschmeissen.
Das kann man doch bestimmt auch anders schreiben, ohne das einem die 
Finger bluten?
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Lothar M. Moderator (Firma: Titel) Persönliche Seite #1400496
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So:
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library IEEE;

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use IEEE.std_logic_1164.all;

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use IEEE.numeric_std.all;

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5
signal counter : integer range 0 to 255 := 0;

6
signal up : std_logic := '1';

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8
process begin

9
  wait until rising_edge(clk);

10
  if (up='1') then

11
     counter <= counter + 1;

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     if counter=254 then  up <= '0';  end if;

13
  else

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     counter <= counter - 1;

15
     if counter=1 then    up <= '1';  end if;

16
  end if;

17
end process;

18
ausgang <= std_logic_vector(to_unsigned(counter,8));


Als Tipp: kauf dir ein Buch, z.B. VHDL-Synthese von Reichardt/Schwarz
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MaWin Gast #1400536
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> Das ist natürlich STUSS so, weil jede Zahl doppelt vorkommt.

Natürlich, der Zustand, ob man gerade aufwärts zählen sollte, oder 
abwärts, ist ein zusätzliches Bit, von dem aus man entscheiden muss, 
wass bei CLK passiert. Ohne dieses bit, ohne diesen Zustand, kann deine 
Schaltung nicht wissen, wo's lang geht.

Wo du dieses bit unterbringt, im count selber von dem dann eben 8 als 
Zähler genutzt werden und das neunte als Richtungszustandsbit, oder ob 
du es extra Wert nimmst, bleibt dir überlassen.

Und glücklicherweise kann VHDL Arithmetik, du brauchst nicht 512 when 
Fälle zu schreiben.
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Lothar M. Moderator (Firma: Titel) Persönliche Seite #1400572
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Der hier ist auch schön kompakt, er hat aber jeweils 2 Takte 0 und 255:
1
-- 0 und 255 sind jeweils 2 Takte lang

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architecture Behavioral of CntTriangle is

3
signal cnt : unsigned (8 downto 0) := (others=>'0');

4
begin

5
   process begin

6
     wait until rising_edge(clk);

7
     cnt <= cnt + 1;

8
     if cnt(8)='1' then     

9
        counter <= std_logic_vector(    cnt(7 downto 0));

10
     else

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        counter <= std_logic_vector(255-cnt(7 downto 0));

12
     end if;

13
   end process;

14
end Behavioral;
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