nixda schrieb:
> also ist es ein latch + eine komb. loop... beides ist nicht der hit, oder?
> Erstmal: Obiges funktioniert.
> ABER: 3 Typenumwandlungen kommen mir etwas viel vor.
Und du hast damit wie erwähnt eine kombinatorische Schleife. Oder einen
essentiellen Teil des Codes (namentlich den Takt) nicht mitgepostet.
Das hier:
1 | library IEEE;
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2 | use IEEE.std_logic_1164.all;
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3 | use IEEE.numeric_std.all;
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4 |
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5 | entity ASTI is
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6 | Port ( A : inout integer range 0 to 63;
|
7 | B : in STD_LOGIC);
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8 | end ASTI;
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9 | architecture Behavioral of ASTI is
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10 | begin
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11 | A <= A + to_integer(unsigned(std_logic_vector'('0' & B)));
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12 | end Behavioral;
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ergibt nach der Synthese:
1 | WARNING:Xst:2170 - Unit ASTI : the following signal(s) form a combinatorial loop: A<0>.
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2 | WARNING:Xst:2170 - Unit ASTI : the following signal(s) form a combinatorial loop: A<5>.
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3 | WARNING:Xst:2170 - Unit ASTI : the following signal(s) form a combinatorial loop: A<4>.
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4 | WARNING:Xst:2170 - Unit ASTI : the following signal(s) form a combinatorial loop: A<3>.
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5 | WARNING:Xst:2170 - Unit ASTI : the following signal(s) form a combinatorial loop: A<2>.
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6 | WARNING:Xst:2170 - Unit ASTI : the following signal(s) form a combinatorial loop: A<1>.
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Und eine Kombinatorische Schleife ist i.A. nicht erwünscht:
http://www.lothar-miller.de/s9y/categories/36-Kombinatorische-Schleife
Wenn das Ganze also mal auf einen Takt bezogen wird (und nur das macht
Sinn), dann sind diese drei Beschreibungen absolut gleichwertig:
1 | library IEEE;
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2 | use IEEE.std_logic_1164.all;
|
3 | use IEEE.numeric_std.all;
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4 |
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5 | entity ASTI is
|
6 | Port ( clk : in STD_LOGIC;
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7 | A : inout integer range 0 to 63;
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8 | B : in STD_LOGIC);
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9 | end ASTI;
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10 |
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11 | architecture Behavioral of ASTI is
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12 | begin
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13 |
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14 | -- Variante 1
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15 | process begin
|
16 | wait until rising_edge(clk);
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17 | A <= A + to_integer(unsigned(std_logic_vector'('0' & B)));
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18 | end process;
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19 |
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20 |
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21 | -- Variante 2
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22 | process begin
|
23 | wait until rising_edge(clk);
|
24 | if B='1' then A<=A+1; end if;
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25 | end process;
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26 |
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27 |
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28 | -- Variante 3
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29 | A <= A+1 when rising_edge(clk) and B='1';
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30 |
|
31 | end Behavioral;
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