Hallo! Ich stehe vor einem mir unlösbaren Problem. Wenn ich folgenden VHDL Code (nur relevante Teile angeführt) in ModelSim kompiliere wird die Fehlermeldung "Badly formed indexed name of "data". Index #2 is a range." ausgegeben.
1 | type array2d0 is array (15 downto 0,15 downto 0) of std_logic; |
2 | |
3 | signal data: array2d0; |
4 | signal lDat: std_logic_vector(15 downto 0); |
5 | |
6 | lDat(15 downto 0) <= data(1, 15 downto 0); |
Weiß jemand voran das liegen kann? Kompiliere ich den Code in Quartus II funktioniert es tadellos. lg Rooney