Hallo Natan,
das Board ist ein Cyclone II Starter Kit Board EP2C20F484C7. Es soll mit
dem Conf.device EPCS4 konfiguriert werden (wenn Du das meinst).
Wie schon beschrieben, die Idee ist es die externe CLK (5.1XX MHz) mit
der internen 50 MHz-CLK zu synchronisieren - zumindeste den ersten Takt
der beiden Frequenzen.
Hätte ich es soweit, könnte ich nach z.B. 9 Takten (50 MHz) die interne
CLK wieder ausmachen. Mit dem zweiten Takt der externen CLK würde ich
die interne CLK wiederum einschalten, und das Spiel beginnt von vorn.
Damit kann ich sicherstellen, dass z.B. Takt Nr 4 (50MHz) immer wieder
den selben zeitlichen Abstand zu meinem 5,1XX MHz-Takt hat (wenn das so
überhaupt realisierbar ist).
Ich brauche dieses definierte Verhältnis um ein Signal/Ausgang X mit
einem Takt der 50 MHz CLK auf 1 setzen zu können. Mit anderen Worten,
ich muß das Signal X an einer definierten Stelle zwischen den 5.1XX MHz
Takten auf 1 setzen.
Das habe ich vorher ohne 50MHz CLK und mit einem VHDL-Prozess und der
wait-Anweisung versucht umzusetzen, bis ich hier gelesen habe, dass
"wait for X ns" nicht synthetisierbar ist (was meine Simulation mir auch
gezeigt hat). Daher denke ich, dass ich das Problem mit einer internen
CLK lösen kann. Wenn Du nen anderen Lösungsansatz hast, bin ich dem
offen gebenüben.
Angehängt ist ein Bild das zeigt wie ich mir die Ausgangssituation
vorstelle: zwei CLKs verlaufen Asynchron zueinander.
Viele Grüße
