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Forum: FPGA, VHDL & Co. Xilinx und sein XCl (oder mch oder 2*FSL)


Autor: noone (Gast)
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Hallo zusammen,
ich versuche mich mal wieder durch die "tollen" Datenblätter von Xilinx 
zu wurschteln. Diesesmal bin ich dabei ein IP zu schreiben, welches sich 
an den "xps_mch_emc" hängt und so auf ein SRAM zugreifen kann. Als Bus 
hab ich hier den XCL gewählt. Ich hab mir nun ein Simulationsmodell 
gebaut, welches auch einen MicroBlaze beinhaltet, welcher über den DXCL 
auch auf den Memory Controller zugreift. Der Zugriff des MicroBlaze auf 
den Speicher funktioniert auch, leider mein eigener nicht. Ich habe das 
Protokoll genau wie im Datenblatt nachgebaut (ich hoffe man erkennt es 
im Bild aus dem Anhang). Was ich nun schon raus gefunden habe, ist das 
der MicroBlaze beim 2. Schreibzyklus, wo die Daten geschrieben werden, 
den Control Pin wieder auf 0 zieht, was im Datenblatt anders dargestellt 
ist. Gibt es noch weitere "Dinge" zu beachten, oder habt ihr vllt. ein 
kleines Projekt was bei euch funktioniert?

Danke für die Hilfe
Frank

Autor: noone (Gast)
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Hallo,
hat denn noch niemand mit dem Bus gearbeitet?
Würde mich doch stark wundern ...

MfG

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