Typecast in VHDL

[Andi Z. (duderino65)]

Guten Tag,

ich habe das Problem, dass ich ein Signal (Typ: std_logic) in ein Vector 
(Typ: std_logic_vector) wandeln muss. Wie kann ich das machen?

Hier ein Teil des Codes:

entity:
SDTI_OUT : out std_logic_vector(0 downto 0);

arch:
signal SDTI_BUF_1   : std_logic_vector(0 downto 0);
signal SDTI_BUF_2   : std_logic_vector(0 downto 0);
signal RDEN_BUF   : std_logic;
...
SDTI_OUT <= (SDTI_BUF_1 and (RDEN_BUF) or (SDTI_BUF_2 and 
not(RDEN_BUF));


Das Vector Signal stammt aus nem FIFO den ich mit IPexpress von Lattice 
hab generieren lassen. Deshalb nur (0 downto 0). Hab dann meine Signale 
einfach angepasst.

MfG

Andi

[SuperWilly (Gast)]

Hi Andi,

z.B. so:

SDTI_OUT(0) <= (SDTI_BUF_1(0) and (RDEN_BUF) or (SDTI_BUF_2(0) and
not(RDEN_BUF));

Gruß,
SuperWilly

[Jörg W. (dl8dtl) (Moderator)]

Dumme Frage eines VHDL-Anfängers, sollte es nicht so gehen:

SDTI_OUT(0) <= (SDTI_BUF_1 and (RDEN_BUF) or (SDTI_BUF_2 and not(RDEN_BUF));

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Nimm doch nur das nullte Element des Vektors, vielleicht geht das  ;-)
So etwa:

SDTI_OUT(0) <= (SDTI_BUF_1(0) and (RDEN_BUF) or (SDTI_BUF_2(0) and not(RDEN_BUF));

Edit: Pech, Dritter ;-)

[Andi Z. (duderino65)]

mh, funktioniert.
habs gestern aber auch in etwar so gemacht. naja ok.

vielen dank :-)

MfG

andi

[Jörg W. (dl8dtl) (Moderator)]

Lothar Miller schrieb:

> Edit: Pech, Dritter ;-)

Dafür hast du als Einziger von uns dreien geschnallt, dass die
Eingangsseite ja auch ein Vektor ist. ;-)

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Jörg Wunsch schrieb:
> Dafür hast du als Einziger von uns dreien geschnallt, dass die
> Eingangsseite ja auch ein Vektor ist. ;-)
Danke der Ehre, aber SuperWilly hat das auch schon gesehen.
Leider hat er dabei inkompatible Tags verwendet (vermutlich [c])...

Und ausserdem haben wir alle die falsche/unnötige Klammerung nicht 
korrigiert. Sei's drum...   ;-)