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Forum: FPGA, VHDL & Co. Clock divider mit CE, Synchronisierung nötig?


Autor: Matthias S. (bruteforce)
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Hallo zusammen,

im FPGA möchte ich einen clock divider realisieren. Im Wiki habe ich 
gelesen, dass man sowas am sinnvollsten mit einem clock enable Signal 
macht.
Jetzt frage ich mich, sind die langsameren FFs dann noch in der gleichen 
clock domain? Sie hängen ja immer noch am selben clock.
Oder muss ich doch noch synchronisieren?
Meine Verunsicherung rührt daher, dass ich (noch) nicht genau weiß wie 
das in der Hardware realisiert wird. Gibt es dann FFs mit CE Eingang und 
welche ohne, die dann evtl. unterschiedliche Laufzeiten haben?

Viele Grüße,
Matthias

Autor: Schrotty (Gast)
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solange du ALLE FFs mit demselben CLK schalten lässt, bist du immer in 
derselben Takt-Domain.
Du musst also nichts beachten.

Der Teiler wird durch einen synchronen Zähler realisiert, der bei einem 
bestimmten Zählerstand ein EN-Signal erzeugt.
Dieses EN-Signal wird in der nachfolgenden Schaltung kombinatorisch 
verwendet, um die ebenfalls synchrone Schaltung zu "steuern"

Sprich: mit dem EN-Signal steuert man Kombinatorisch die D-Eingänge des 
FFs. z.B: D = 1 wenn Eingang = 1 und EN = 1
Der Takt des FFs bleibt "unberührt" und liegt IMMER an.

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> Gibt es dann FFs mit CE Eingang und welche ohne
Nein.
Es gibt nur gleiche FFs, die jeweils in einem anderen Modus betrieben 
werden. Prinzipiell ist es (speziell für Anfänger) sinnvoll, nur 1 
einzigen Takt im Design zu haben.

Autor: Matthias S. (bruteforce)
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Ok.
Vielen Dank! :)

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