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Forum: FPGA, VHDL & Co. Signale in Aldec Active HDL Simulator sind unavailable


Autor: Andi Z. (duderino65)
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Hallo,

ich habe nun ein neues Problem.
Ich habe mein Design in VHDL geschrieben. Benutze ispLEVER und habe 
einen MachXO 256. Als Simulator benutze ich den im Titel genannten 
natürlich.

Nun habe ich die Stimuli in der TestBench geschrieben und möchte mein 
Design im Simulator anzeigen lassen. Die Signale erkennt der Simulator, 
allerdings haben diese den Wert 'unavailable' (alle Signale). Zudem kann 
ich keine internen Signale zur Simulation hinzufügen weil sie eben 
diesen Wert haben. Bei anderen Projekten war es immer so, dass der 
Simulator ein Stückchen simuliert hat und ich dann mit einem Klick 
weiter simuliert habe. Jetzt macht er garnix mehr. Man sieht auch keinen 
Anfang oder ähnliches. Wie wenn er irgendwo hängen bleibt.

Liegt das an meinem Design oder an der Stimuli?? Die Stimuli habe ich 
schon so reduziert das hier nur ein Takt generiert wird. Wie bekomme ich 
die Signale auf einen anderen Wert???

MfG

Andi

Autor: Andi Z. (duderino65)
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Hallo nochmal,

hab mal nen Screenshot gemacht...

Autor: Duke Scarring (Gast)
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An Deinem Cursor steht was von 23.22 us.
Simuliert hast Du 1000 ns (= 1 us).
Mach doch mal ein
run 25 us

Nicht das ich mich mit Aldec auskenne, aber zumindest Modelsim würde 
sich ähnlich verhalten.

Duke

Autor: Andi Z. (duderino65)
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hallo,
hat sich erledigt. es lag doch am design. da gabs irgendwie 
schwierigkeiten mit wait-statements. naja hab nun ne prozessliste 
gemacht und das ganze nochmal überarbeitet.

mfg

Andi

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