ARM Cortex M3 Befehle 16 Bit ?

Sascha schrieb:

> Zu wenig 16 Bit Befehle, die meisten Befehle sind 32 Bit breit im ROM
> (80%).

Der ursprüngliche Thumb Befehlssatz ist fast vollständig in 16 Bits 
codiert. Nur die Erweiterungen von Thumb2 sind in 32 Bits codiert. Und 
das sind sie, weil man in 16 Bits nun einmal nur 16 Bits unterbringen 
kann.

> Oder taugt der IAR Assembler nichts ???

Ich kenne den IAR Assembler nicht, aber es gibt eine Spezifikation von 
ARM, welcher Befehl wie aussieht und wie man im Befehl selbst durch 
Suffix die Codierung auswählen kann. Wenn man natürlich Operanden 
hinschreibt, die in 16 Bits nicht codierbar sind, dann kann der 
Assembler auch keine Wunder vollbringen.

> Und dann die bedingungen nur im IT-Block, das schafft ja auch einen
> Overhead ???

ARM hat 4 Bits pro Befehl dafür reserviert, die in vielen Befehlen 
effektiv leer blieben. Thumb2 verwendet statt dessen einen 
Präfix-Befehl. Wenn du es schaffst, in einem in 16 Bit codierten 
Befehlssatz einen saubere Predication unterzubringen ohne Platz zu 
verschwenden, dann lass dir das schnell patentieren.

Cortex M3 ist die m.W. einzige teilweise in 16 Bits codierte 
Architektur, die so eine flexible Predication überhaupt kennt.

> Oder ist Derjenige der ARM-Mode (32bit) handcodiert und den Core
> verstanden hat doch im Vorteil ? (ARM7TDMI)

Jemand der den Core und den Befehlssatz mit einer Codierung verstanden 
hat ist immer demjenigen gegenüber im Vorteil, der dies nicht verstanden 
hat ;-).

> PS. hat jemand eine Opcode Tabelle, woran man die Zusammensetzung der
> Befehle sowie der Zyklen sehen kann ?

Auf arm.com findet sich eine Referenz sowohl der Cortex M3 Architektur 
generell als auch des in den STM32 verwendeten Cores (V1.1).

Sascha schrieb:

> Der C-Compiler macht mit den Befehlen ein regelrechtes Pusselspiel,
> damit er 16 Bit breite Befehle zum Einsatz bringen kann.

Ein Compiler kann mit Befehlen der Form
   r1 = r2 <op> r3
mehr anfangen, als mit
   r1 = r1 <op> r2

Nun ist es allerdings einigermassen schwierig, in einem in 16 Bits 
codierten Befehl 3 Register zu je 4 Bits mitsamt Opcode für Dutzende 
Befehle unterzubringen.

Der Compiler hat also gelegentlich die Wahl zwischen weniger aber dafür 
länger codierten Befehlen mit kürzerer Laufzeit und mehr aber kompakter 
codierten Befehlen mit längerer Laufzeit.

Zudem macht es in der Codierung einen Unterschied, ob man in den 
Befehlen die Register R0-7 oder R8-12 verwendet.

Sascha schrieb:
> Und dann die bedingungen nur im IT-Block, das schafft ja auch einen
> Overhead ???

ARM cores beherrschen seit einigen Jahren "instruction folding". Das 
bedeutet, dass Instruktionen bereits vor der Ausführung aus der Pipeline 
entfernt werden können und somit keine Ausführungszeit benötigen. Beim 
Cortex-M3 ist das beispielsweise die IT Instruktion. Andere ARM cores 
falten vorhergesagte Sprünge, NOP etc. Besonders bei NOPs kann das für 
den gemeinen Microcontroller Anwender etwas unerwartet sein, weshalb man 
das explizit für Cortex-Mx untersagt hat.

Gruß
Marcus
http://www.doulos.com/arm/