Signalverzögerungen, alternativen zum Schieberegister

Ich habe auch noch einen Namen dafür: FIFO
:)

Der Besucher

also die lösung mit dem RAM ist ja im grunde ganz gut. leider ist sie in 
meinem speziellen fall schlecht bis nicht möglich zu implementieren, da 
ich modellbasierend und hardwareunabhängig entwickle. das heisst, ich 
kann keine ramblöcke instanziieren und adressieren. gibt leider bei 
dieser art zu entwickeln noch einige einschränkungen gegenüber der 
programmierung in vhdl.

aber danke für die theoretische alternative.

hmm, muss ich mal genauer untersuchen, wie das in MATLAB/Simulink als 
Modell zu bauen ist, damit der HDL Coder auch Code produziert, der von 
Synthesetool auch dementsprechend erkannt und umgesetzt wird.

Bist du denn überhaupt sicher alle 20ns einen Wert speichern zu müssen ?

Denn wenn nicht brauchst du dir doch nicht den Umstand machen und hier 
1500 Werte anzulegen...

Eventuell kannst du auch was aggregieren oder komprimieren. Das macht 
zwar etwas Aufwand, aber im Vergleich zu potenziell 1500 Slices....


Kann mir aber auch kaum vorstellen das du wirklich einen Datenstrom hast 
der alle 20ns ein  Datum hervorbringt, aber genau in dieser Art nach 
30µs erst gebraucht wird.

Naja, um genau eine Diskussion über den konkreten praktischen Grund zu 
vermeiden, weil ich da nicht ins Detail gehen kann/darf. Wollte ich eher 
eine theoretische Betrachtung, was für Möglichkeiten exisiteren, neben 
einem Schieberegister.

Na gut, dann kannst du ja trotzdem über die Möglichkeiten nachdenken die 
ich genannt habe.

Also

- geringere Abtastrate
- zusammenfassen von Werten (Bsp : Durchschnittbildung von 20 Werten, 
dann speichern)
- komprimieren, sehr sinnvoll wenn sich die Werte selten ändern
- ... gibt sicher noch mehr Methoden

Das wäre zumindest das worüber ich zuerst nachdenken würde um 30µs zu 
überbrücken anstatt über einen 1500 stufigen Puffer.