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Forum: Digitale Signalverarbeitung / DSP equalizer mit vhdl


Autor: audiomann (Gast)
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Ich wage mich gerade an FPGAs, habe so etwa ein halbes Jahr Erfahrung. 
Ich möchte damit beginnen, Equalizer in VHDL zu schreiben. Hat da jemand 
eine Ansatz? Ich habe das bisher nur mit DSPs gemacht und verspreche mir 
mit FPGAs einen speed Vorteil. Allerdings sehe ich noch nicht, wo der 
herkommen kann / soll. Wie muss man bei einem FPGA vorgehen?

Autor: Kest (Gast)
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Habe vor Jahren mal im Studium einen 4 Band-EQ im FPGA implementiert. 
Damals hatte ich sehr wenig bis gar keine Erfahrung damit. Aber 
irgendwann hat es dann funktioniert.

Wenn Du das schon mit DSPs gemacht hast, weuist Du ja hoffentlich, wie 
es aus der Signalverarbeitung-Sicht funktioniert. In VHDL ist das dann 
nichts anderes:

Audio In -> FIFO -> Dual-Port RAM (oder S-RAM) -> MAC -> FIFO -> Audio 
Out

So in etwa müsste es gehen. Wichtig ist, dass Du erstmal alles 
Berechnest, also wieviele Taps, Koeffizienten, Bitbreite und so weiter 
(das hat aber weniger mit VHDL zu tun)

Bei einem Stereo-Signal 44.4 kHz hättest Du dann bei einem FPGA-Takt von 
z.B. 100 MHz ca. 2200 Takte Zeit, um ein Sample zu berechnen. Und gerade 
da fällt dann die Entscheidung, ob man alles parallel macht oder 
sequenziell. Wenn Du alles parallel machst, dann kannst Du soviele MACs 
implementieren, bis Dein FPGA voll ist --> ein Speedvorteil, denn ein 
DSP hat meist nicht so viele MACs. Es kann also ganz schön schnell sein 
:-)

Grüße,
Kest

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