Hallo, vielleicht kann mir ein Profi mit meinem Nios/SDRAM/DE1/Quartus Problem helfen. Ich habe ein Nios II System (nach Dateianhang) erzeugt. Das ganze lässt sich einwandfrei mit Quartus II synthesieren und auf das FPGA laden. Auch das erzeugt Nios II "Hello World" Projekt lässt sich mit der IDE einwandfrei kompilieren und auf das FPGA laden. Das Debuggen mit dem ISS funktioniert auch einwandfrei. Nun zum Problem: Wenn ich das ganze Nios II Projekt auf dem FPGA debugge (Debug As -> Nios II Hardware), dann funktioniert eben nix. D.h. viel mehr, wenn ich auf der Zeile "int k=0" nen Breakpoint setzt, bleibt die Anwendung nicht dort stehen bzw. ich habe den Eindruck es wird nicht mal die "main" abgerabeitet. Wenn ich den Nios II nen Reset verpasse mit KEY[0], so springt er auf 0x00800000 (laut Diassyembly Window). Wenn ich dann StepByStep Ausführe wird eine Exception rausgeworfen. #include <stdio.h> #include "system.h" int main(void) { int k=0; int w=0; k=w+10; while(1) { usleep(100); printf("Simple\n"); } } Der Nios II ist NiosII/s und das Jtag Debug Modul ist auf Level 3. Der Reset Vector ist auf das sdram gelegt auf Adresse 0x00800000 und der Exception Vector ist auf das sdram gelegt auf Adresse 0x00800020. Wäre euch wirklich dankbar, wenn jemand nen Tipp hätte wo das Problem liegt.
Kann Dir leider nicht helfen, aber sowas ähnliches habe ich auch gehabt: hing dann aber von der Optimierungsstufe ( -O2, -O3 ...) ab. Vielleicht ist bei Dir auch so. Grüße, Kest
Hallo Kest, kannst mir sagen, wo man die Optimierungsstufe einstellt? Danke
Projekt -> rechte Maustaste -> Properties -> C/C++ Build -> Tool Settings -> NIOS II Compiler -> General -> rechts ist dann "Optimization Levels" Grüße, Kest
Die Einstellung vom pll waren falsch. Obwohl in der Literatur von -3ns gesprochen wird, habe ich es auf +3ns gestellt und es geht.
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