Simulationsstart - Debugging

[Michaeli (Gast)]

guten tag,

habe folgendes Problem: Mein simulator (Modelsim) stoppt bei 0ps mit 
einer fehlerrmeldung: iteration limit reached at time 0 ps

wie kann man sowas debuggen ? Modelsim ist in diesem fall etwas sparsam 
mit Ursachen-Angaben.


Danke,
Michaeli

[Läubi .. (laeubi)]

Schau mal bei der Synthese nach warnungen bezüglich kombinatorischer 
Schleifen und Latches. Vieleicht liegt es daran.
Vieleicht wurde aber auch das Kompilieren wegen irgeneinem Feler 
abgebrochen.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

> wie kann man sowas debuggen ?
Dein Code hat einen Fehler  :-/
Ich tippe auf eine kombinatorische Schleife.

Was steht da sonst noch bei der Meldung?
Bekommst du irgendwelche Warnungen beim Compilieren?

[Michaeli (Gast)]

Hallo,

am synthese-fähigen Code liegt es wohl nicht, da ich den Code 
erfolgreich
durch die Synthese bekomme. Also bleibt der Testbench-Code übrig.
Und als Fehlermeldung steht da lediglich, dass das iteration limit 
erreicht wurde, sonst nichts.

Was kann man in Modelsim machen ?

Michaeli

[Christian R. (supachris)]

Hast du die Simulations-Auflösung auf 1ps gestellt?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

> am synthese-fähigen Code liegt es wohl nicht, da ich den Code
> erfolgreich durch die Synthese bekomme.
Diese Behauptung ist etwas gewagt... :-/
Läuft der auch, und tut er was er soll?
Such mal den Synthesereport nach solchen Meldungen durch:
...combinatorial loop... ...latch...

Nehmen wir mal diese simple aber falsche Beschreibung eines Zählers mit 
Enable-Eingang:

library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all;

entity CombLoop is
    Port (en  : in STD_LOGIC;
         cnt : out  STD_LOGIC_VECTOR (7 downto 0));
end CombLoop;

architecture Behavioral of CombLoop is
signal c : unsigned (7 downto 0) := "00000000";
begin
   c   <= c+1 when en='1';
   cnt <= std_logic_vector(c);
end Behavioral;

Heraus kommt:
Process "Synthesize" completed successfully
Im Synthesereport steht aber auch:
Xst:737 - Found 8-bit latch for signal <c>.

Wenn en auf '1' ist, sagt der Simulator:
# ** Error: (vsim-3601) Iteration limit reached at time 0 ps.

QED.

Sieh dir zu dem Thema mal das an:
http://www.lothar-miller.de/s9y/categories/36-Kombinatorische-Schleife

Poste mal deinen VHDL-Code, wenn man diesen Fehler mal gemacht hat, 
erkennt man den blitzschnell.

[Thomas R. (Firma: abaxor engineering) (abaxor)]

Hallo,

u.U. hast du einen Prozess, in dem du weder auf eine Signaländerung noch 
auf den Ablauf einer Zeit wartest. Das passiert gern mal im Testbench.

Tom