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Forum: FPGA, VHDL & Co. Problem mit der Ansteuerung von PSRAM


Autor: AtomDragon (Gast)
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Hallo

Ich versuche jetzt schon gut 1 Tag den PSRAM auf meinem Nexys 2 Board 
zum laufen zu bekommen.

Pins sind alle richtig zugeordnet und rein von der Post R&P Simulation 
müsste es auch Funktionieren.

Ich hänge mal den Code von der Ansteuerung und ein Bild von der 
Simulation an.

Würde mich über Hilfe echt freuen!

Gruß Max

Autor: AtomDragon (Gast)
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PS: Im Code dort sind 2. Stellen aus Kommentiert in denen zurück 
gesprungen wird zum IDLE State, die sind jetzt nat. draußen!

Autor: Fpga Kuechle (fpgakuechle) Benutzerseite
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Nur kurz übers wavediagramm geschaut, möglicvherweise liege ich komplett 
falsch


-das eine rst signal ist immer '1' -> wird da was im reset westgehalten
-ein Output Enable (oe) ist immer '1' beim lesen und beim schreiben,


Hast du einen link zum  timing-diagramm für den PSRAM?

MfG

Autor: AtomDragon (Gast)
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Hey

Ahm ich hab mal das Datenblatt angehangen!

Das RST Signal ist vom Flash Rom, da das iwan mit darein implentiert 
werden soll!

Und Dort wird ne Geschrieben, das fängt ab dem Punkt an wo der RamCLK 
startet!

Gruß Max

Autor: AtomDragon (Gast)
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PS: Ist auf Seite 14, Burst Write!

Autor: Max P. (atom-dragon) Benutzerseite
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Hey

So ich habe das Problem ansatzweise gelöst!

Ich kann jetzt schreiben und auch Lesen, doch nur wenn ich die Strategy 
beim Xilinx ISE auf Default setze und das ganze dann nur bis 50 Mhz 
laufen lasse.

Ich vermute das es dortmit zusammen hängt das ich die meisten Ausgangs 
Signale nicht in die I/O FFs auslagere sondern das gezilt verhinder 
damit mein Timing stimmt!

Gibt es eine möglichkeit ausgangsignale auf den Ausgegeben Takt zu 
Constrainen oder vllt. sie gezilt um 1-2 ns zu verzögern ?

Gruß Max

PS: Hab die Aktuelle Version mal angehangen!

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