Hi, ich habe eine sehr kleine Platine (begrenzt durch Gehäuse) mit einigen Bauelementen. Problematisch sind mehrere Resistorarrays, 4 Mosfet transistoren, ein IC und vier Dioden. Diese sind fast aneinanderstoßend auf der Platine angeordnet. Beidseitig bestückte Platine. Nun habe ich ein sehr kompliziertes Puzzle zu lösen. Kann mir jemand Tipps geben, wie man trickreich vorgeht. Ich bin mittlerweile soweit Durchkontaktierungen auf den SMD Pads zu legen. Ist aber glaube ich sehr unschön. Viele Grüße
Blöd, ich weiß: Noch einen Layer einziehen. Dann nach Möglichkeit vom Bauteilpin sofort unter das Bauteil gehen und dort mit Vias abhauen. Die Entflechtung findet dann meistens über die Innenlayer statt.
Innenlayer möchte ich unbedingt vermeiden. Mein Eagle unterstützt das auch gar nicht. Hat jemand Erfahrungen gesammelt wenn man Durchkontaktierungen auf SMD Pads legt. Ist das problematisch beim Reflow-Löten. Der Leiterplattenhersteller kann von 0.3mm bis runter auf 0.1mm Bohrdurchmesser für die Vias gehen. Letzteres kostet aber Aufpreis. Leiterbahnstärke von 0,2 mm bis minimal 0.1mm. Letzteres kostet ebenfalls Aufpreis. Viele Grüße
> Mein Eagle unterstützt das auch gar nicht. Bei solchen professionellen Anforderungen sollte eigentlich auch ein RICHTIGES CAD-Programm drin sein... > Hat jemand Erfahrungen gesammelt wenn man Durchkontaktierungen auf SMD Pads legt. Nein, zum Glück nicht- mein Bestücker würde mich rauswerfen...
Tja, da steckts Du jetzt echt in der Tinte.... Denn: Jeder normale Mensch würde einfach einen 4-Fach-layer nehmen, und wenn das nicht reicht, einen 6-Fach-Layer-PCB. Aber es muß ja wieder einmal eine "Einseitenschwarte" werden.... Und wenn ich dann schon lese, das Du die Via´s in die PADs legen möchte, dann verstehe ich es echt nicht mehr.... Machmal muß man eben etwas mehr Geld in die Hand nehmen und es gleich gescheit machen, oder am besten die Finger davon lassen.... Also mach folgendes: Wähle Leiterbahnbreite 0,2mm , Abstand ebenso. Es gibt auch Hersteller, die noch 0,15mm Abstand und Breite ohne Aufpreis machen. Mach die Durchkontaktierungen mit 0,3mm Bohrung und 0,7mm Durchmesser. Wenn alles nix hilft, mach einen 4 Fach-Layer, das ist nicht mehr so teuer, wie man meint. Auf jeden Fall : Setze KEINE DURCHKONTAKTIERUNGEN auf die SMD-Pads!!!
was für Probleme können sich ergeben, wenn Vias in SMD-Pads gelegt werden, insbesodnere bei Handlötung? Beim Verwenden von Lötpaste kann ich mir vorstellen, dass diese beim Heißluftlöten sich durch die Kapillarwirkung ins Via zieht und das Bauteil nicht richtig befestigt (oder es zum Grabsteineffekt kommt). Sollte aber beim Handlöten eher nicht vokommen.
Bauteil klappt sich auf einer Seite hoch.
Beim Tombstone-Effekt hilf manchmal Kleber, aber das ist doch ohnehin das Problem des Bestückers, oder? Zum Entflechten kann man nur den Rat geben die Leitungen auf dem Toplayer horizontal und auf dem Bottomlayer vertikal (oder beide getauscht)verlegen. Vias möglichst auf das gleiche Raster wie die Pads platzieren um sich die Durchgänge dazwischen nicht zu verbauen. Recht vorteilhaft wären hier die Layer als png.Anhänge einzustellen. Dann kann man pragmatischer Tipps geben.
also, mal an die ganzen fanaten mit ihrer panik vor lotpaste auf pads: antiquierter mumpitz! spätestens bei 0,3mm vias wird die ins via fließende pastenmenge so gering, dass es keinen effekt mehr auf die lötstelle hat. bei 0,2mm sowieso nicht mehr. anstatt hier also gezeter über veraltete und nichtverstandene dogmen zu starten, lieber mal n bisschen nachdenken.
habe gerade woanders gelesen: 90% ist Bauteilplatzierung und 10% ist routen beim Design. Wie geht bei der Bauteilplatzierung am besten vor.
Vias in Pads sind auch kein Problem, wenn man die Vias schliessen laesst, manche Hersteller koennen das.
> wenn man die Vias schliessen laesst
öhm... die werden mit Lack geschlossen. Ich denke, dass macht sich nicht
gut auf Pads.
"öhm... die werden mit Lack geschlossen. Ich denke, dass macht sich nicht gut auf Pads." Das stimmt so nicht, David hat da völlig recht. Es gibt Durchsteigerfüller der für sowas gedacht ist: http://www.epp-online.de/epp/live/de/fachartikelarchiv/ha_news/detail/30489965.html Da gibts ganze Abhandlungen der IPC über die nötigen Prozesse bei Via-in-Pad Anwendungen. Bei BGAs geht das oft garnicht anders, da braucht man entweder Micro-Vias oder gefüllte durchgehende Vias. Das ganze ist natürlich sehr sehr teuer .... man braucht extra Masken für den Durchsteigerfüller und extra Prozessschritte. Aber die oft vertretene Auffassung "Das geht nicht !", die man hier immer wieder liest ist falsch ... es ist aber wie gesagt teuer, viele Bestücker machen es garnicht, und die die es können werden trotzdem fluchen ... also tatsächlich besser vermeiden, dann besser mehr Lagen einfügen.
Max M. schrieb: > Beim Tombstone-Effekt hilf manchmal Kleber, aber das ist > doch ohnehin das Problem des Bestückers, oder? Klar, das Problem als Layouter verursachen und die Lösung dem Bestücker überlassen :-( Der Grabsteineffekt entsteht durch ungleichmäßiges Erwärmen bei Reflow; was meist die Ursache im schlechten Layout hat. Allerdings kenne ich das Problem fast nur noch von Dampfphasen-Lötanlagen. Bei Heißluft tritt das eher seltener auf.
Bei Eagle den Bohrdurchmesser der Vias auf minimalen Wert setzen der vom Leiterkartenhersteller noch unterstützt wird hilft oft (20, 16 mil) Die default Vias von Eagle sind was für Grobmotoriker.
>Beim Tombstone-Effekt hilf manchmal Kleber, aber das ist
doch ohnehin das Problem des Bestückers, oder?
Sicher. Der berechner dir ja nur die Arbeitszeit. Wenn's dann laenger
geht weil Nacharbeit ansteht - was soll's. Klaro, kein Problem.
Naja das mit dem Vias in den SMD Pads oder nahegelegen der SMD Pads ist nicht das wirkliche Problem. Ich schaffe es einfach nicht die Platine zu Ende zu routen. Muss zugeben, dass ich auch noch nicht die große Erfahrung habe. Irgendwann gibt es keine Möglichkeit mehr eine Verbindung zu verlegen, da jede Menge andere Leitungen dazwischen. Irgendwo stand, Platinenrouting ist so schwer wie ein gute Bild malen. Kann ich verstehen. Mal ne Frage, der Autorouter von Eagle, bringt der Intelligenz mit, oder versagt der auch bei so kniffligen Problemen. Habe bisher nur schlechtes darüber gelesen. Viele Grüße
Vergiss den Autorouter, der ist in jedem_ Layoutprogramm _bestenfalls so gut wie der Router zwischen Bildschirm und Rückenlehne. Poste lieber mal n Bild von deinem Layout, vielleicht können wir Optimierungen vorschlagen... Ralf
Weiß nicht, obs schon vorgeschlagen wurde: Mach einfach mehrere Platinen, die über Pfostenstecker etc. miteinander verbunden sind. Ich verwende diese "Stapelbauweise" recht oft wenn die Gehäuseabmessungen größerflächige Platinen nicht zulassen. Voraussetztung hierfür is natürlich, daß du in der höhe noch ein paar mm Lust hast!
Ja, der Aufwand steigt mit steigender dichte. Da muss man dann rechnen : Was kostet eine Stunde routen mehr, was kostet ein Layer mehr. Falls man nur kleinen Stueckzahlen hat, so ist man schnell bei einem 4 Lagigen, da viel guenstiger zu routen. Auch bei 100er Stueckzahlen, was kostet mich ein 4layer mehr wie ein Zweilagiger ? Diese Rechnung muss man machen.
Beitrag "Suche jemandem, dem ich etwas entwickeln darf" Vielleicht laesst du andere mal ueber dein Ding schauen? ;)
Ralf schrieb:
> Vergiss den Autorouter, der ist in jedem Layoutprogramm
Ah ja, du kennst also jedes Layoutprogramm. ;-)
(Zwar hört sich die Aufgabenstellung nicht nach autorouter-fähig an,
weil's Analogkram ist, aber ich würde mir zumindest erst einmal mit
dem Autorouter ein Bild machen, ob eine Anordnung entflechtbar ist.
Aber OK, ich benutze kein Eagle. Ich weiß, dass mein Autrouter noch
Layouts entflechtet, bei denen ich keine Lösung finden würde.)
Jörg Wunsch schrieb: > Ralf schrieb: >> Vergiss den Autorouter, der ist in jedem Layoutprogramm > > Ah ja, du kennst also jedes Layoutprogramm. ;-) > > (Zwar hört sich die Aufgabenstellung nicht nach autorouter-fähig an, > weil's Analogkram ist, aber ich würde mir zumindest erst einmal mit > dem Autorouter ein Bild machen, ob eine Anordnung entflechtbar ist. > Aber OK, ich benutze kein Eagle. Ich weiß, dass mein Autrouter noch > Layouts entflechtet, bei denen ich keine Lösung finden würde.) Der Eagle versagt weit frueher ;)
Hallo Harald St, Ralf hat recht, zeige uns doch mal deine Platzierung/ Luftlinien, so kann man sich ein weitaus besseres Bild deines Problems machen. @ Jörg, > Ich weiß, dass mein Autrouter noch Layouts entflechtet, bei denen ich > keine Lösung finden würde. Wenn der Autorouter einen Weg findet, den du nicht findest, dann hast du meistens eine Fantastilliarde an Vias im Signalpfad. Und so einen Weg findest du auf jeden Fall auch manuell. Autorouter sind einfach überbewertet. Ach ja, wieso ist "Analog-Kram" nicht Autorouterfähig ?? Gruss Uwe
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okay, hier das Image. Ich weiß, wahnsinnig eng platziert. Aber aus bestimmten Gründen der Miniaturisierung muss es so klein werden. Oberseite: 2 MOSFETs, 4 Dioden, 3 Resistor-Arrays (mit je 4 Widerständen), 2 Widerstände Unterseite: 2 MOSFETs, 1 IC Gibt es überhaupt eine Chance das zu lösen. Das Hauptproblem sind auch die Resistor-Arrays, da gibt es zwangsläufig eine Menge Kreuzungspunkte. Am Nordpol befinden sich Anschluss-Lötpunkte. Die MOSFETs sollten sich in der Nähe der Lötpunkte befinden, da hier bis zu 0,5A Leistung über die MOSFETs geschaltet werden. Viele Grüße
@ Harald St, Sorry, hier ist wirklich nicht viel zu erkennen ... Vorschlag: etwas mehr Auflösung und 2 getrennte Bilder: einmal Top und einmal Bottom und vor allem etwas grösser. Bei den Arrays fällt mir spontan Pin-Swapping ein, ist eventuell eine Erleichterung, einfach mal mit dem Entwickler reden. Gruss Uwe
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Hallo, anbei in einer höheren Auflösung. @Uwe: Das mit PIN-Swap ist eine gute Idee. Vielleicht ist das ganze dann doch nicht unlösbar. Viele Grüße
R1 und R9 neben die mosfets und was sind das für riesen-vias? restring ans minimum vom prozess, bohrung ebenfalls.
Uwe N. schrieb: > Wenn der Autorouter einen Weg findet, den du nicht findest, dann hast du > meistens eine Fantastilliarde an Vias im Signalpfad. Nein, ich habe einfach Platinen mit so vielen Signalen, dass ich es selbst nicht in absehbarer Zeit schaffe, alle Möglichkeiten durch- zuprobieren, wie man die Verdrahtung legen kann. Der Autorouter kann das aber, denn er kann diese Tätigkeit eines trial&error einfach viel schneller als ich. Die maximale Anzahl an Vias im Signalpfad kann man ihm vorgeben, steht glaub ich auf 20 by default. Habe mir gerade mal den Spaß gemacht, in meinem bislang komplexesten Layout die Vias zu zählen: 32 Vias .........: 1 28 Vias .........: 2 13 Vias .........: 3 14 Vias .........: 4 10 Vias .........: 5 9 Vias .........: 6 4 Vias .........: 7 2 Vias .........: 8 2 Vias .........: 9 1 Vias .........: 28 1 Vias .........: 144 28 ist dabei das Netz Vcc, 144 ist GND. Von den beiden Netzen mit 9 Vias zieht sich eins diagonal über die Platine, das andere ist ein wenig kürzer. > Und so einen Weg findest du auf jeden Fall auch manuell. Nach Tagen. ;-) > Autorouter sind einfach überbewertet. Einfache Autorouter sind verrufen, weil sie nicht ordentlich funktionieren. > Ach ja, wieso ist "Analog-Kram" nicht Autorouterfähig ?? Weil er von der Komplexität oft wirklich nicht so hoch ist, dass sich das dort viel aufwändigere Parametrieren des Autorouters lohnen würde.
Jörg, ich nehme an, die Platine ist in THT-Technik bestückt
nemon schrieb:
> Jörg, ich nehme an, die Platine ist in THT-Technik bestückt
Nur die Pinleisten. Ansonsten ist da ein ATmega1280, ein ATmega16
(beide in TQFP), zwei SRAMS (TSOP44), ein paar 74xx (SO14/SO16) und
eine geringe Menge an Hühnerfutter drauf. Das 0,5-mm-Raster des
TQFP-100 lässt sich leider nur mit einem Haufen Vias aufdröseln,
und vierlagig kann ich mir als Prototyp fürs Hobby wirklich nicht
leisten (davon abgesehen, dass meine EDA-Lizenz das auch nicht
hergibt).
THT vermeide ich, wenn's geht, nur BGA tu' ich mir bislang nicht
an, und wenn ich zwischen MLF und einem anderen (SMD-)Gehäuse
wählen kann, wähle ich eher die Alternative. MLF kann man zwar
auch mit der Hand löten, aber TQFP geht doch etwas einfacher.
Gut, die Pinleisten hätte man auch SMD nehmen können. In THT
haben sie allerdings den Vorteil, dass sie sich gut selbst
positionieren können.
achso, ich dachte, das Netz 144 hätte nur ein Via. Habs falsch herum gelesen und dachte daher, du hättest durch THT-bauteile dir die ganzen Vias eingespart. 144 Vias für das GND-Netz lässt dann doch eher auf SMD schließen ;)
nemon schrieb: > Habs falsch herum > gelesen Ja, sorry, sieht etwas missverständlich aus. Ich habe mir einen Report gebastelt über alle Netze und den dann mit den Kommandos grep, sort und uniq in diese Form gebracht, um eine Zusammenfassung zu erhalten. > 144 Vias für das GND-Netz lässt dann doch eher auf SMD > schließen ;) Wobei davon ein Gutteil manuell platzierte Vias sind, damit die freien Flächen auf Ober- und Unterseite zu einem möglichst großen Massegebilde vereinigt werden.
Mal zurück zum Problem: sieht mir auf den ersten Blick etwas chaotisch aus. Ich habe aber den Eindruck, dass du für die gewünschte Packungsdichte einfach noch zu große Leitbahnen und Vias benutzt. Wenn ich mich nicht vermessen habe (ich gehe mal davon aus, dass das Bauteil im unteren Bereich ein Rastermaß von 1,27 mm hat), dann benutzt du 250 µm Leiterbahnen und Vias mit 0,5 mm Bohrung. Da würde ich auf jeden Fall erst einmal auf 150 µm und 0,3 mm Bohrung gehen, denn das macht dir eigentlich mittlerweile jeder ordentliche PCB-Hersteller. Im oberen Teil ist dein Layout teilweise nicht DRC-fähig, da die Vias auf einer Seite keinen ausreichenden Abstand mehr zu den Pads haben und teilweise auch untereinander zu wenig Abstand.
Hallo Harald, Naja, ehrlich gesagt fehlt mir der Durchblick in deinem Layout, liegt vielleicht auch am fehlenden Schematic (weiß ja nicht, ob du das hier posten kannst). Ich würde zu folgender Strategie raten (gute Platzierung der Bauelemente vorrausgesetzt): Zuerst die kritischen Signale, das sind hier die Signale, wo der meiste Strom fliesst, also die Drain und Source Pins der MosFets (und natürlich dessen Zu- und Abführungen auf der LP). D.h. diese sollten im Querschnitt deutlich dicker sein. In deinem bisher zu sehenden Layout konnte ich nicht wirklich zwischen einfachen Signalen und den Stromtragenden Signalen unterscheiden. Vielleicht habe ich die übersehen ... Diese zuerst, weil sie den meisten Platz brauchen. Und dran denken, wenn du einen Lagenwechsel dieser Signale brauchst, siehe genügend Vias vor (ja ich weiß, das braucht auch viel Platz), also nicht nur 1 Via (und schon gar nicht als 100µm Via !). Wie sieht es mit der Baugruppen-Entwärmung aus ? Wird das Teil heiß ? Dann musst du (wohl oder übel) noch Cu-Flächen vorsehen. (Hier KEINE Thermo-Stege !) Dannach die restlichen Signale. Ich bin mir fast sicher, das meine Tipps wahrscheinlich nicht behagen werden (weil eigentlich nur Nachteile zu sehen sind). Im Sinne einer zuverlässigen Baugruppe (ist das ein privates od. kommerzielles Projekt ?) sollte man versuchen, einiges davon umzusetzen. Wenn der Platz absolut nicht reichen sollte, dann wirst du um eine Vergrößerung der Platine nicht drumherum kommen (ja, geht wahrscheinlich nicht wegen Gehäuse), alternativ ein 4 Lagen-Aufbau wählen, dann kann man die Innenlagen als Stromschiene und zur Entwärmung nutzen. Vias in Pads sind machbar wenn gepluggt werden soll (teuer). Ohne Verschluss wird es riskant-abenteuerlich zu Löten (im Zweifel vor allem -teuer). Tips wie weiter oben geschrieben, das es bis 0.3mm kein Problem wäre ist absoluter Unsinn. Frage mal bei verschiedenen Bestückern nach. Gruss Uwe PS: Ich nehme mal an, das diese seltsamen krummen Leiterbahnknicke nur vom "Test-Routing" stammen, die werden doch sicher noch 45 Grad ?! ;)
Ich würde ggf. statt Widerstands-Arrays einzel Rs verwenden, könnte sein daß die sich günstiger platzieren lassen. Soooo viel mehr Platz verbrauchen die auch nicht, ggf. macht das die deutlich günstigere Leitungsführung wieder wett. Auch ein 0-Ohm R als Brücke kann, muß aber nicht, "Wunder" wirken. Und 0603-Rs kann man noch gut von Hand mit dem Lötkolben löten, 0402 macht schon weniger Spass........ Viel Erfolg beim Layouten! Anton
> ... dann benutzt du 250 µm Leiterbahnen und Vias mit > 0,5 mm Bohrung. Da würde ich auf jeden Fall erst einmal auf > 150 µm und 0,3 mm Bohrung gehen, ... Bei einem Strom von 0.5A würde ich nicht unter 0.2mm Leiterbreite (bei 35µm Cu Dicke) gehen, eher etwas mehr. Die 0.3mm Bohrung geht in Ordnung. Gruss Uwe
Uwe N. schrieb:
> Bei einem Strom von 0.5A [...]
Habe ich was verpasst? Hat Harald irgendwas von irgendwelchen
Strömen geschrieben?
Im Prinzip stimme ich zu: ohne den Schaltplan zu sehen, kann man
da schwer Ratschläge geben. Man kann ja nicht einmal erkennen, ob
da irgendwo Abblock-Cs im Spiel sind.
@Uwe. Du hast natürlich recht, die Leiterbahnstärke habe ich nicht berücksichtigt. Ich wollte erst mal sehen ob ich es überhaupt zu Ende routen kann und danach die Leiterbahnstärken erhöhen. Ich glaube die Lösung liegt im Pin-Swap der Resistor-Arrays. Da muss ich eine geniale Kombination finden. Ich habe da noch recht wenig Erfahrung. Im Device ist Swaplevel=4 Add=Next angegeben für die Resistor-Arrays. Was bedeutet das? Wie vertausche ich zwei Widerstände auf dem Resistorarray im Board. Ich würde es doch gerne mit dem Autorouter von Eagle probieren. Wie kann ich dem Autorouter sagen, er soll nur einen bestimmten Teil des Schaltplans bzw. Boards routen. Außerdem wird der Autorouter alle Swapmöglichkeiten für die Resistorarrays berücksichtigen, bis das Optimum gefunden? Hat er die Intelligenz. Die Resistorarrays in mehrere Einzelwiderstände aufteilen möchte ich nicht. Nochmals vielen Dank für die ausgezeichnete Unterstützung. Viele Grüße
@ Jörg, > Habe ich was verpasst? Hat Harald irgendwas von irgendwelchen > Strömen geschrieben? Yo: Autor: Harald St (harald1976) Datum: 02.11.2009 14:32 >> ...Die MOSFETs sollten sich in der Nähe der Lötpunkte befinden, da hier >> bis zu 0,5A Leistung über die MOSFETs geschaltet werden. @ Harald, > Außerdem wird der Autorouter alle > Swapmöglichkeiten für die Resistorarrays berücksichtigen, bis das > Optimum gefunden? Hat er die Intelligenz. Nein, das kann/ hat er nicht. Mit dem Adler kenne ich mich nicht wirklich aus, aber das Pin-Swapping wirst du wohl leider manuell ausführen müssen, das geht AFAIK nur über das Schematic oder im schlechtesten Fall über die Netzliste. Gruss Uwe
> Im Device ist Swaplevel=4 Add=Next angegeben für die Resistor-Arrays. > Was bedeutet das? Ich denke mal, das alle Pins mit SwapLevel 4 sich untereinander tauschen lassen. Das bedeutet, wenn man ein Symbol/ Package erstellt, und den einzelnen Pins unterschiedliche SwapLevel gibt (z.B. Vcc Pins =1, GND Pins=2, I/O=3 etc), dann sollte man die problemlos innerhalb eines Levels swappen können. Wie gesagt, fliege selten mit dem Adler. Gruss Uwe
Also ich verstehe das alles nicht: 1. 0,5A Strom , dafür einen MOSFET im Powerpack- Gehäuse???. Nimm einen mit SOT23! 2. 0,5A Strom = 0,17mm Breite reicht locker. 0,15mm reichen ebenfalls, bei 35ym CU. 3. Da schreiben einige Leute was von VIAs pluggen, aber der Schreiber möchte kein Multi-Layper, wegen den Kosten--> Häh??? was kostet denn bitte Vias pluggen??? 4. Warum diese Widerstandsnetzwerke? Er soll halt 0402-Widerstände, einzeln, nehmen, dann kann er die so schieben, das er Platz für Durchkontatierungen hat. 5. Autorouter hin oder her, es gibt natürlich gute Autorouter, die so was Problemlos auflösen, wenn man die richtig einstellt. Anyway, das kleine Layout macht man doch in einer Stunde mit der Hand. 6. Nochmal: Via: Bohrung 0,3mm Duchmesser: 0,7mm Leiterbahn: 0,2mm Abstand 0,2mm. (Bei Eagle kann man das Grid übrigens auch auf mm einstellen) 7. Nochmal: Macht halt in Gottes Namen einen Multilayer, wenns nicht ander geht, oder die Leiterplatte größer.... Obwohl ich mir sicher bin, das man das so entflechten kann.. 8. Ich würde es schon machen, bei Interesse PM an mich...
Uwe N. schrieb: >> Habe ich was verpasst? Hat Harald irgendwas von irgendwelchen >> Strömen geschrieben? > > Yo: OK, gut, den 500 mA würde ich schon noch 300 µm Bahnbreite zugestehen, auch wenn die 150 µm es sicher noch tun. Zur Not kann man ja auch einfach an einer engen Stelle mal einen ,Engpass' einbauen, den Rest aber trotzdem etwas breiter routen.
Frank B. schrieb: > 4. Warum diese Widerstandsnetzwerke? Er soll halt 0402-Widerstände, > einzeln, nehmen, dann kann er die so schieben, das er Platz für > Durchkontatierungen hat. Ich kenne Leute, die keine 74xxx mehr als ganze Bauteile benutzen sondern nur single gates, weil sich damit das Routing vereinfacht. > 5. Autorouter hin oder her, es gibt natürlich gute Autorouter, die so > was Problemlos auflösen, wenn man die richtig einstellt. Anyway, das > kleine Layout macht man doch in einer Stunde mit der Hand. Das sehe ich (nachdem ich das Bild dann gesehen habe) natürlich genauso.
Frank B. schrieb: > 1. 0,5A Strom , dafür einen MOSFET im Powerpack- Gehäuse???. Nimm einen > mit SOT23! wer sagt denn, dass der fet nur schalten muss? > 3. Da schreiben einige Leute was von VIAs pluggen, aber der Schreiber > möchte kein Multi-Layper, wegen den Kosten--> Häh??? was kostet denn > bitte Vias pluggen??? weniger als multilayer
>> 3. Da schreiben einige Leute was von VIAs pluggen, aber der Schreiber >> möchte kein Multi-Layper, wegen den Kosten--> Häh??? was kostet denn >> bitte Vias pluggen??? > weniger als multilayer Pluggen kostet (lt.letzter Anfrage) so zwischen 250 -300 Taler für den ganzen Zuschnitt. D.h. der Platinenaufschlag liegt bei ca.300/ Anzahl Platinen. Gruss Uwe
Ihr habt schon verstanden, dass ich Anfänger bin und noch lerne. Jedenfalls bin ich schon mal froh das ihr es optimistisch seht, dass es lösbar ist. Die MOSFETs stehen fest und auch die Resistorarrays. Da werde ich nichts ändern. Ich muss schon auf den Preis schauen. Meine bisherigen Vorgaben: 0.3mm minimale Bohrlochgröße. 0.2mm minimale Leiterdicke und -abstand. Ring um Bohrungen 0.3mm. 2 Lagig. Wenn die Anforderungen höher werden, dann wird es nicht unerheblich teurer. Viele Grüße
@ Michael,
> wir reden von füllerdruck?
Nein, vom PLUGGEN.
Gruss Uwe
Pluggen ? Ich denke Tenten, dh eine Lage Loetstop ueber dem Via, sollte genuegen. Dann kann man das Via hinreichend nahe am Pad haben, ohne dass es stoert.
Pluggen ist für Harald keine Option, das hatten wir schon geklärt. Hier wollte nur einer wissen, was der Spass kostet. Gruss Uwe
Uwe N. schrieb: >> wir reden von füllerdruck? > Nein, vom PLUGGEN. jetzt hab ich extra nachgelesen - es ist das selbe. hauptsache ein anglizismus muss her... und du zahlst trotzdem zu viel.
@ Michael M.,
> hauptsache ein anglizismus muss her...
Klar, ich nehme gerne Anglizismen, klingt so schön technisch :(
Was genau verstehst du unter Füllerdruck ?
Und was löhntst du denn beim Pluggen ?
Gruss Uwe
@ Uwe N. (ex-aetzer)
>Was genau verstehst du unter Füllerdruck ?
Der Druck im Füller, wenn zuviel Tinte drin ist. ;-)
Passiert, wenn deine Frau zu lange auf Dienstreise ist . . .
duckundwech
Falk
> 0.2mm minimale Leiterdicke und -abstand. Ring um Bohrungen 0.3mm.
Da widerspricht sich aber was....
Wenn ein Hersteller 0.2mm Leiterbahnen macht, will er sicher nicht 0,3mm
Restring haben. Üblich (und damit billig) ist bei DKs 0,3mmBohrung und
0,15mm Restring, bei Pads sind es dann 0,2mm Restring.
@ Michael M.,
Keine Antwort ist auch ne' Antwort.
Gruss Uwe
PS:
> jetzt hab ich extra nachgelesen - es ist das selbe.
Wo ? Bitte Link posten
Hallo, also zum Entflechten möchte ich folgendes umsetzen: PIN-Swap - zwei PINs eines Widerstands des Widerstandsnetzwerks vertauschen. Gleicher Swaplevel ungleich 0. Gate-Swap - Quad OP, OPs vertauschen - zwei Widerstände eines Widerstandsnetzwerks vertauschen. Habe ich noch nicht geschafft umzusetzen. Zu Gate-Swap: Ich habe es nicht hinbekommen mit dem Resistornetarray aus den Standardbibliotheken (resistornet.lbr). Geht das überhaupt damit? Ich glaube dort sind die Widerstände nicht als Gates definiert. Wie definiere ich die Widerstände als Gates und wie baue ich das Device zusammen? Habe ich es richtig verstanden, Gate-Swap wird im Schaltplan und nicht im Board durchgeführt? Muss ich dann jeden Widerstand als Gate mit Invoke in den Schaltplan holen? Dann wird es aber nicht mehr als ein Symbol Widerstandsnetzwerk dargestellt. Richtig? Ich benötige einfach eine Anleitung dazu oder ein Beispiel für den Gateswap mit Resistornetarrays. Vielen Dank für Eure Hilfe.
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