Mux in Xilinx Webpack 11.3 "RTL schematic viewer"

OP #1467945
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Hallo!

Ich habe einen einfachen Mux gebastelt, der mir 8 8bit std_logic_vector 
auf einen muxt:
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library IEEE;
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use IEEE.STD_LOGIC_1164.ALL;
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use IEEE.NUMERIC_STD.ALL;
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package MY_PKG is
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7
type SLV_ARRAY is array (7 downto 0) of STD_LOGIC_VECTOR (7 downto 0);
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end MY_PKG;
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library IEEE;
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use IEEE.STD_LOGIC_1164.ALL;
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use IEEE.NUMERIC_STD.ALL;
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use WORK.MY_PKG.ALL;
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entity my_mux is
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Port
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  (
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    regs_in : in  SLV_ARRAY;
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    reg_out : out  STD_LOGIC_VECTOR (7 downto 0);
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    reg_adr : in STD_LOGIC_VECTOR (2 downto 0)
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  );
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end my_mux;
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architecture Behavioral of my_mux is
26

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begin
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reg_out <= regs_in(to_integer(unsigned(reg_adr)));
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end Behavioral;

"View Technology Schematic" zeigt mir ein ziemliches Wollknäuel- scheint 
also zu funktionieren.

"View RTL Schematic" zeigt jedoch nur einen "Mux- Baustein" an 
regs_in(0), reg_adr und reg_out. Die anderen regs_in sind 
unbeschaltet...

Wieder ein Bug oder habe ich mich mal wieder verprogrammiert?

Danke!

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