Frage zur Benutzung von Block Ram in Actel Igloo Nano FPGA

>type matrix is array (15 downto 0, 7 downto 0) of std_logic_vector(7 downto 0);
Bist Du sicher, das Synplify mit dreidimensionalen Arrays umgehen kann?

Xilinx XST hat schon bei zweidimensionalen Arrays Probleme.

Duke

Ja das funktioniert so. Habe ich schon so verwendet.

mfg

Steve

Ich versuch schon den ganzen Tag herauszufinden wie ich denn den 
Blockram vom Actel FPGA nutzen kann so dass ich meine Matrix da 
reinschreiben und wieder auslesen kann. Irgendwie blick ich da gar nicht 
durch, gibt es da niemanden, der da etwas Erfahrung hat und mir ein 
wenig Hilfestellung geben kann?

Ich würde mich sehr über eine Antwort freuen.

Willst du den BlockRAM mit der Synthese vorinitialisieren, so dass dir 
der INhalt dann im Design zur Verfügung steht? Oder willst du den RAM 
erst zur Laufzeit mit einer Logik innerhalb des Designs mit der Matrize 
beschreiben?

Ersteres ist in Actel FPGAs soweit ich weiß NICHT möglich. Zumindestens 
bei denen der Art ProAsic3(E). Es existiert dort nur eine Möglichkeit, 
den Inhalt zur Initialisierung per Flashpro nach dem Flashen des 
eigentlichen Designs reinzuspielen. Das ist meiner Meinung nach auch ein 
riesen Nachteil der Chips, weil man für viele Anwendungsfälle doch 
vorinitialisierte Matrizen braucht, die man aber in diesen FPGAs als 
Register implementieren muss. Oder BRAMS, die von draußen während der 
Laufzeit geladen wären. Beides sehr umständlich.

Den Inhalt des RAMs während der Laufzeit mit einer ganz normalen RAM 
Ansteuerung zu beschreiben dürfte problemlos möglich sein. Wie sich das 
mit dem 3-dimensionalen Array verhält kann ich aber auch ni sagen.