> Im Datenblatt steht für "Output disable to DQ High-Z output" 8ns und für
> die Gegenrichtung "Output enable to Low-Z output" 3ns.
Es gilt 4 Zeiten zu berücksichtigen :
- die Zeit, die das FPGA braucht hochohmig zu werden und das RAM
niederohmig
Die Zeit, die das FPGA braucht, kann man direkt aus dem Datenblatt
ablesen.
Die Zeit für das RAM ergibt sich aus der Summme von 2 Zeiten:
a) das OE Signal erscheint am Pin des FPGA (Datenblatt FPGA)
b) das OE Signal wird vom RAM gesehen, und macht seine Pins
niederohmig
(Datenblatt RAM).
Meistens ist die Zeit, die das FPGA braucht relativ lang, es kommt
also schon zu Kollisionen, aber, wie gesagt, man muß beide Zeiten
vergleichen.
- die Zeit die das FPGA braucht, um niederohmig zu werden und
die Zeit die das RAM braucht, um wieder hochohmig zu werden.
Selbes Spiel wie oben, in diesem Fall ist das FPGA meist schnell, und
es vergeht mehr Zeit, bis das RAM das OE auf 0 sieht und die Pins
wieder
hochohmig schaltet.
Meist ist die der Fall, bei dem es länger zu Kollisionen kommt.
Ich würde die Kollisionen zu vermeiden suchen, aber es ist nicht nur
damit getan, das OE zu verzögern, sondern die anderen Signale wie WR
müssen dann auch später kommen, bzw. beim Einlesen muss man einen
gültigen Zeitpunkt wählen.