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Forum: FPGA, VHDL & Co. Taktleitung aufteilen


Autor: Peter M. (whitsha)
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hallo zusammen,

der Takt von einem Evaluation Board geht zu einem GCLK8. Nun möchte ich 
diesen Takt z.B für 2 DCM`s nutzen. Wenn ich das mache, kommt ein 
Fehler.  Wie kann man diesen auf andere GCLK's aufteilen oder gibts da 
eine andere Möglichkeit?

gruss, peter

Autor: Jan M. (mueschel)
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"Ein Fehler"? Ja, welcher denn? Ich wüsste nichts das generell dagegen 
sprechen würde.

Autor: Peter M. (whitsha)
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um deutlicher zu werden will ich den GCLK einmal direkt benutzen, also 
im top design und einmal dieses GCLK als Eingang für DCM. Da bekomme ich 
diesen Fehler:

Port <CLK> has illegal connections. This port is connected to an input 
buffer and other components.

Autor: Jan M. (mueschel)
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Aha. Instanziierst du irgendwo einen IBUFG? Das ist das Problem: Das 
Eingangssignal geht in einen IBUFG und gleichzeitig zur DCM, was nicht 
erlaubt ist.

Autor: Peter M. (whitsha)
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ja, so habe ich das gemacht.

ich versuche jetzt clk-eingang auf selbsterzeugten IBUFG zu legen und 
dann von diesem ins dcm. Bei dcm lass ich IBUFG weg (internal). müsste 
klappen!

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