Hallo, ich habe noch eine Frage zu Variablen, die sich sicher schnell beantworten lässt. Wenn ich folgendes mache: process variable x : std_logic_vector.... "nur Bsp" begin if (temp = '1') then x := signal_1 * 2; x := x + 100; signal_2 <= x; end if; end process; Ich habe dies auf ein FPGA gebracht und es funktioniert. Wie führt der FPGA dies jetzt aus? Ist reine kombinatorinsche Logik... Schaltet der FPGA dann einen Multiplizierer und Adder in Reihe? Wie bekomm ich dann raus wie lange es dauert bis das ergebniss anliegt? Ich weiß das es wohl Sinnvoller ist dies anders zu machen (vor allem getacktet), hätte trotzdem gerne Antworten auf meine Fragen. Danke
> Ist reine kombinatorinsche Logik... Richtig. > Schaltet der FPGA dann einen Multiplizierer und Adder in Reihe? Zur Begrifflichkeit: Der FPGA schaltet nichts, der wird nur konfiguriert. Aber der Synthesizer implementiert erst mal einen Multiplizierer und dahinter einen Addierer. So hast du das beschrieben. > bekomm ich die Laufzeit eventuell mit einer Post-Rout Simulation raus? Die Stichworte heißen: Timing Constraints als Wunschwert, und Statische Timinganalyse, um die kritischen Pfade herauszufinden.
Vielen dank... und wie mache ich eine Statische Timinganalyse -> mit der post rout simulation?
> mit der post rout simulation?
Nein. Welche Entwicklungsumgebung verwendest du?
In Xilinx ISE gibt es einen Prozess, der heißt "Post Route Static
Timing", das dürfte die realitätsnächste Aussage sein.
Ja ich benutze Xilinx ISE 11.3 dort kann ich Behavioral Simulation und Post-Route Simulation auswählen, wenn du keins von beiden meinst, wo finde ich es dann?
> dort kann ich Behavioral Simulation und Post-Route Simulation auswählen,
Es ist keine Simulation.
Es geht auch nicht um einen Workflow (Synthese oder Simulation)
Es ist der Analyse Static Timing Prozess im Synthese-Workflow.
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