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Forum: FPGA, VHDL & Co. Signale nicht synthisieren lassen


Autor: Andi Z. (duderino65)
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hallo,

ich probiere gerade ein wenig mit diesem code rum:
architecture pllrtl of pll is
  
  signal D, Dd, Da, Q, Foo : std_logic;
  signal cnt : integer range 0 to 66000000 := 0;

begin

  Dd <= not(Q);
  Da <= not(Dd);
  D <= not(Da);
  Foo <= D xnor clk;
  
  process (Foo)
  begin
    if rising_edge(Foo) then
      Q <= D;
    end if;
  end process;

.......

end pllrtl;

habe mal einen "frequenzverdoppeler" gebaut. funktioniert auch alles 
wunderbar.  wie ihr seht hab ich oben ein paar inverter eingebaut die ja 
vom synthesetool wegoptimiert werden. wie kann ich dem synthesetool 
sagen das der die signale lassen soll?
leider find ich grad keine passenden attributes dafür.

verwende lattice ispLever7.2  Synplify  MachXO 256

mfg

Andi

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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Ich kann dir nur mit Xilinx weiterhelfen, da heißt das Attribut KEEP.
Evtl. gibts da bei Lattice was ähnliches.

U.u. Mußt du noch an der Toolchain herumbiegen:
http://www.lothar-miller.de/s9y/categories/29-Ringoszillator
http://www.lothar-miller.de/s9y/archives/62-Testau...

Autor: Andi Z. (duderino65)
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dankeschön!

ich habs nun gefunden. allerdings nicht in den datenblättern.

im verzeichnis C:\ispTOOLS7_2_STRT\synpbase\lib\vhd
des ispLever gibts die datei synattr.vhd

da stehen dann alle attribute drin sowie eine kleine erklärung.
        attribute syn_keep : boolean;
  attribute syn_keep of Da : signal is true;
  attribute syn_keep of Dd : signal is true;
so gehts nun :-D

mfg

Andi

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