Signale nicht synthisieren lassen

hallo,

ich probiere gerade ein wenig mit diesem code rum:

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architecture pllrtl of pll is

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  signal D, Dd, Da, Q, Foo : std_logic;

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  signal cnt : integer range 0 to 66000000 := 0;

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begin

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  Dd <= not(Q);

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  Da <= not(Dd);

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  D <= not(Da);

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  Foo <= D xnor clk;

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  process (Foo)

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  begin

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    if rising_edge(Foo) then

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      Q <= D;

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    end if;

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  end process;

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.......

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end pllrtl;

habe mal einen "frequenzverdoppeler" gebaut. funktioniert auch alles 
wunderbar.  wie ihr seht hab ich oben ein paar inverter eingebaut die ja 
vom synthesetool wegoptimiert werden. wie kann ich dem synthesetool 
sagen das der die signale lassen soll?
leider find ich grad keine passenden attributes dafür.

verwende lattice ispLever7.2  Synplify  MachXO 256

mfg

Andi