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Forum: FPGA, VHDL & Co. ISIM10.1: Simulations Resultate in Textfile schreiben


Autor: Reto B. (schnuber)
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Hallo
Ich simuliere mein VHDL design mit dem integrierten Simulator der Xilinx 
ISE 10.1 Umgebung. Weiss jemand, wie ich die Resultate der Simulation in 
ein Text File schreiben kann, um sie dann in Matlab auszuwerten?

Gruss

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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Das Schlüsselwort zur formatierten Ausgabe heißt: textio
use ieee.std_logic_textio.all;
use std.textio.all;

Autor: René D. (Firma: www.dossmatik.de) (dose)
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Lothar hat schon den Einstieg gegeben.
Ich geben noch eine größeres Codestück dazu. Den process besser in die 
Testbench einbauen, muss aber nicht.

Nur zur Erklärung.
str() ist eine Funktion die integer in string wandelt. Dafür habe ich 
die http://www.stefanvhdl.com/vhdl/vhdl/txt_util.vhd benutzt.
Falls jemand weiss, wie man besser einen Zahlenwert zu Sting wandelt, 
bitte posten.

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.numeric_std.all;
  use std.textio.all; -- nur für tests

use work.txt_util.all;

entity j_main is
port(


clk      :  in std_logic;

value :buffer signed (15 downto 0):=X"0000";
wr        :  in std_logic;
data_in    :  in unsigned (7 downto 0);
wr_en      : out std_logic:='1');
end j_main;


architecture Behavioral of j_main is
-------------------------------------------------

begin

process(clk)
constant file_name: string:="output.txt";
file log: text open write_mode is file_name;
variable myline:line;
begin
if  clk'event and clk='1' then
  write(myline,str(to_integer(value)));
  writeline(log,myline);
end if;
end process;


end Behavioral;

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