Welche hardware sollte das sein?

>  Lernerfolg nahe Null
Na bitte, das ist offenbar doch schon über 0.
> Von Null an habe ich es ohne copy paste nicht mehr hinbekommen
> einen Counter mit Takt enable zu designen.
Halb so schlimm, nur Übung macht den Meister. Das stimmt echt ;-)

> Man liest öfter den Satz, welche Hardware sollte das sein.
In einem FPGA gibt es (abgesehen von speziellen Funktionsblöcken wie 
Multiplizierer oder Prozessoren) nur Flipflops und LUT (Kombinatorik). 
Und darauf muß deine VHDL-Beschreibung abgebildet werden.
Diese FFs haben dabei noch bestimmte Eigenheiten, so dass es am besten 
ist, sich an gängigen Beschreibungsstilen zu orientieren. Z.B. war es 
bis vor nicht allzu langer Zeit nicht möglich, sowas wie dort im 3. 
Codeabschnitt zu synthetisieren: 
http://www.lothar-miller.de/s9y/archives/47-wait-im-Prozess.html
Heute geht das, weil die Toolchain es in FFs und Logik abbilden kann.

Mein Buchtipp im deutschsprachigen Raum: Reichardt/Schwarz VHDL-Synthese

> wie das mit dem "View RTL Schematic" zusammenkommt.
Das ist eine möglichst abstrakte Umsetzung der VHDL Beschreibung in 
einen Schaltplan. Dort ist für den besseren Überblick ein Vergleicher 
als Komparator gezeichenet. Oft kannst du allerdings weiter 
hineinklicken, und dann siehst du sehr wohl einzelne Gatter.
So ein RTL-View sieht bei gleichem VHDL-Code über weite Strecken für ein 
FPGA gleich aus, wie für ein CPLD. Später kommt der Mapper/Fitter und 
packt das in bausteinspezifische Elemente. Da kommt das Ganze dann 
wesentlich näher an Flipflop und LUT...