1-zu-4 Demultiplexer in VHDL

Da hast du eher einen Denkfehler. Du hast geschrieben, dass Y(0) auf E 
gesetzt werden soll, wenn ADDRESS einen bestimmten Wert hat. Aber was 
soll mit Y(0) passieren, wenn ADDRESS einen anderen Wert hat? Auf 0 
gehen? Dann schreibst du:

1

Y(0) <= E when ADDRESS = "00" else '0';

Soll Y(0) den Wert aber behalten, brauchst du ein FlipFlop, um ihn zu 
speichern, sowie einen Takt, an dessen Flanke der Wert im FlipFlop 
gespeichert wird. Ein solches Flipflop beschreibt man üblicherweise in 
einem getakteten Process (CLK ist der Takt):

1

process(CLK)

2

begin

3

  if(CLK'event and CLK='1') then

4

    if(ADDRESS = "00") then

5

      Y(0) <= E;

6

    elsif(ADDRESS = "01") then

7

      Y(1) <= E;

8

    elsif(ADDRESS = "10") then

9

      Y(2) <= E;

10

    elsif(ADDRESS = "11") then

11

      Y(3) <= E;

12

    end if;

13

  end if;

14

end process;

Das sind dann gleich 4 Flipflops für alle Kanäle.
Alternativ könnte das folgende auch gehen (bin mir nicht ganz sicher und 
kanns grad nicht testen), ist in Hardware exakt das selbe, sieht nur 
etwas schöner aus:

1

process(CLK)

2

begin

3

  if(CLK'event and CLK='1') then

4

    Y(To_Integer(ADDRESS)) <= E;

5

  end if;

6

end process;

>> Aber was soll mit Y(0) passieren, wenn ADDRESS einen anderen Wert hat?
> Ist das bei einem Demultiplexer nicht egal?
Ja, wenn dir das egal ist, dann könntest du doch auch so schreiben:

1

begin

2

  Y(0) <= E; 

3

  Y(1) <= E; 

4

  Y(2) <= E;

5

  Y(3) <= E; 

6

end Behavioral;

Überleg dir das noch mal genau...  :-/

So wie du es geschrieben hast, hast du 4 Latches eingebaut. Willst du 
das?

unterscheide digitale und analoge Multiplexer. Analoge Multiplexer sind 
offen wenn nicht selektiert. Digitale Multipexer nehmen immer einen 
definierten Zustand an, also 0,1 oder Z.

Der FPGA kann einen analogen Multiplexer nicht nachbauen. Du kannst 
höchstens hochohmig oder Bushold einstellen. Für hochohmig dann so

1

  Y(0) <= E when ADDRESS = "00" else 'Z';

2

  Y(1) <= E when ADDRESS = "01" else 'Z';

3

  Y(2) <= E when ADDRESS = "10" else 'Z';

4

  Y(3) <= E when ADDRESS = "11" else 'Z';

Beachte dann aber das Y() mit einem Pin verbunden wird. Ist es ein 
internes Signal erzeugt die Synthese daraus einen Tristate Bus per 
Logik.

Möchtest du Bushold haben dann musst du das in den meisten Fällen mit 
spezifischen Cores machen, ist also FPGA spezifisch. Damit würde sich 
das Design so verhalten als würdest du Latches intern benutzen nur wird 
das dann über die Ausgangstreiber der FPGA Pins ohne interne Latches 
synthetisiert.

Naja und dann wäre noch die Option "Open Drain" zu erwähnen, auch das 
können viele FPGAs. Sie ziehen also nur gegen Masse.

Gruß Hagen