Hi an alle, ich habe immer meine Probleme mit dem Routen von den Abblockkondensatoren. Welche von den drei angehängten Konfigurationen ist die beste ? (Doppelseitige Platine, keine Massenfläche, THT-Kondi) Gruß, Steven.
Ohne Massefläche bringt dir der beste Abblockkondensator reichlich wenig, da die Leitungsipedanzen du groß werden!
1 ist die beste Variante, da der C zwischen der Stromversorgung und dem Schaltkreis liegt. 2 und 3 sind gleichwertig, jedoch würde ich nicht ohne Not im Layer umsteigen. Bei höherfrequenten Anwendungen - immer ohne Umstieg. Ansonsten müsstest du mal sagen, welche Taktfrequenz und welche Schaltkreise das konkret sind. Sorry - gerade gesehen: Mega8, naja geht vielleicht gerade noch. Mach den Rest der Masse außerhalb des Schaltkreises möglichst großflächig.
Ich tendiere auch zur 1. Lösung. Sehr gut dargestellt hat das Lothar Miller auf seiner Webseite: http://www.lothar-miller.de/s9y/categories/14-Entkopplung
Ich würde auch die erste Lösung nehmen, allerdings die Leitungen vom C aufzum IC auf dem TOP-Layer! Denn: Damit sind die Leitungen vom Kondensator zu den IC-Pins um insgeamt 1,6mm (Dicke der Leiterplatte) mal 2 Pins mal 2 Bauelemente = 6,4mm kürzer. Das sind schon wieder 6nH Impedanz weniger.
@ Andy N. (Gast) >Ohne Massefläche bringt dir der beste Abblockkondensator reichlich >wenig, da die Leitungsipedanzen du groß werden! Käse. Schau dich mal um wieviele Platinen ohne Masseflächen auskommen (müssen) und dennoch gut funktionieren. @ OP Alle drei Varianten sind OK. Wichtig ist vor allem, dass der Kondensator dicht am Bauteil sitzt und kurz angeschlossen ist. MFG Falk
Mal ne blöde Frage: so wie von Lothar Miller dargestellt, steht der Anschluss der Blockkondensatoren auch in ner Atmel Appnote. Aber wenn ich das im Layoutprogramm so machen will, wie verhindere ich, dass der Blockkondensator an die Massefläche angeschlossen wird? Das Signal ist doch GND...
>wie verhindere ich, >dass der Blockkondensator an die Massefläche angeschlossen wird? trestrict
Der IC-Pin geht ja auch an der anderen Seite ans Masselayer. Und was ist wenn ich VCC auf der anderen Seite des Kondensators (zB am IC-Pin) weiter führen muss?
@ Björn (Gast) >Aber wenn ich das im Layoutprogramm so machen will, wie verhindere ich, >dass der Blockkondensator an die Massefläche angeschlossen wird? Bitte? Das wäre ziemlicher Unsinn. MFg Falk
http://www.lothar-miller.de/s9y/categories/14-Entkopplung Da wird einiges durcheinander gehauen. Masseflächen mit hoher Induktivität an die ICs ankoppeln? Vollkommener Unsinn! Ausserdem ist die "Induktivität der dünnen, aber immer noch kurzen Leitungen bei weitem nicht sooo hoch wie suggeriert. Ausserdem sind die Beispiele alles andere als real, die Beschreibung eher esoterisch denn technisch. "Kondensator kaum wirksam, hohe Abstrahlung". "Ausgleichesströme über LP, Impedanzänderungen (Via), Kondensator unwirksam." Selten so gelacht. Wenn das nur halbwegs stimmen würde, könnte man alles BGA Gehäuse in die Tonne treten. Eieieieie, Lothar, und das von DIR? MFG Falk
Ach du Schreck, Falk hat recht. Pikanterweise ist das Bild "am Falschesten" eigentlich die beste Variante (vor allem bei BGAs manchmal nicht anders realisierbar). Das Ideal-Beispiel ist leider etwas suboptimal. Wirklich optimal wären 2 (oder mehr) Vias an jedem Pin (am allerbesten direkt im Pad selbst, naja, nicht jeder will Pluggen ...). Und der GND Anschluss über die GND-Fläche auf der Aussenlage ? Das ist wirklich nicht gut, da die vom Strom umschlossene Fläche hier je nach Layout sehr gross werden kann (bis zum nächsten GND Via irgendwo in der Nähe). Warum ist eigentlich auf dem letzten Bild der rechts oben liegende Tantal Elko in Ordnung ? Er entspricht doch am ehesten der weiter oben beschriebenen "Am Falschesten" Lösung ? Es gibt auf der HP vom "EMV Dirks" einige interessante Fachartikel zu diesem und anderen Themen. Leider muss man sich registrieren um das zu lesen. http://www.emv.biz/downloads/fachartikel/ allemal lesenswert, vor allem in Deutsch ... Gruss Uwe
>Pikanterweise ist das Bild "am Falschesten" eigentlich die beste >Variante Sicher? Ich verstehe das eher so, dass bei der Variante der Abblockkondensator nicht direkt am IC sitzt, sondern irgendwo im Netz (z. B. hinter VIAs). Mag sich vielleicht manchmal nicht vermeiden lassen, aber warum ist nicht die dort als beste angegebene Variante die beste, sondern die "am Falschesten"? Ein wenig unscharf klingen die Erklärungen auf der Webseite aber schon...
Okay, und wo findet man jetzt eine Anleitung, wie man es wirklich richtig macht? :) (so von der Art her mit Text und Fotos/Abbildungen finde ich das schon gut)
@ Gastino, ja, bin ich. Zumindest im Vergleich zu "falsch" und "falscher". Gruss Uwe
> und wo findet man jetzt eine Anleitung, wie man es wirklich richtig > macht? :) Siehe meinen Link weiter oben. ("Optimales Layout für Entkopplungskondensatoren 1/2 und 2/2") auf der genannten Seite zu finden. Die Artikel der beiden Dirks sind zuweilen schwer verständlich - zumindest ohne tiefere Mathematikkenntnisse ...) Vielleicht auch interessant: http://www.altera.com/technology/signal/board-design-guidelines/sgl-bdg-index.html?contactID=104223017 hier mal ins Kapitel:"Power Distribution Network (PDN) Design" im Unterkapitel "Minimization Parasitic Inductances " schauen. All diese Tips sind recht gut, aber in Bastlerkreisen natürlich überdimensioniert. Gruss Uwe
> Masseflächen mit hoher Induktivität an die ICs ankoppeln? Nein, es geht hier darum, IC-Ströme von der globalen Masse zu entkoppeln und lokal zu halten. > Ausserdem sind die Beispiele alles andere als real, die Beschreibung > eher esoterisch denn technisch. Nein, genau diese Beispiele sind aus einer Platine, die einen optischen Antriebsbus nach elektrisch wandelt. Dort sind an diesem RS422-Treiber recht steilflankige Signale unterwegs und entsprechende Treiberströme nötig. Mit einem ersten Layout (so wie man es eben macht: eine komplette Massefläche) konnte man beim EMV Test am Scan genau die Baudrate ablesen. Nach der Überarbeitung gab es keine Probleme. > Eieieieie, Lothar, und das von DIR? Ja nun, es ist halt so ;-) Ich komme gerade heute von einer EMV Störstrahlprüfung. Und habe mit meiner Steuerung (270*280mm, PC-basiert, ca. 2000 Bauteile), die u.a. nach diesen Designregeln entworfen wurde, alle Tests ohne Beanstandungen und mit gut 20dB Reseve geschafft. BTW: Die Grundlagen kommen nicht von mir, sondern von einem recht empfehlenswerten Seminar von Otti http://www.otti.de/veranstaltung/id/emv-konformes-leiterplatten-und-ic-design-in-der-entwicklung.html > Pikanterweise ist das Bild "am Falschesten" ... die beste Variante Warum? > (vor allem bei BGAs manchmal nicht anders realisierbar). Das ist an sich schade. Deshalb gelten bei BGAs gelten etwas andere, aber ähnliche Regeln. Und die Hauptregel ist: die IC-Ströme lokal halten. Dabei ist auch klar, dass ich ein IC, das an einem Pin einen Strom ausgibt, nicht über 1 Leitung an Vcc und GND ankoppeln kann, denn das Signal bezieht sich ja auch auf > Ausserdem ist die "Induktivität der dünnen, aber immer noch kurzen > Leitungen bei weitem nicht sooo hoch wie suggeriert. Richtig, aber da gibt es auch die Masse-Vcc-Leiterplattenkondensator-Fraktion, die sagt: Ich habe eine Masselage und eine Vcc-Lage, und weil die beiden so dicht beieinander sind, ist das der beste Entkoppelkondensator. Wer ein wenig nachrechnet findet leicht raus: So dünn kann der LP-Hersteller das Prepreg gar nicht machen, dass dort eine nennenswerte Kapazität zustande kommen könnte. > Ein wenig unscharf klingen die Erklärungen auf der Webseite aber > schon... Ich werde sie erheblich verschärfen... ;-) Wie war der eine mit dem Zettel, den der Pilot im Cockpit für das Wartungspersonal geschrieben hat? Der Pilot schrieb da drauf: "Irgendwas im Cockpit klappert!!!". Nach der Wartung hatte der Mechaniker ergänzt: "Irgendwas im Cockpit festgeschraubt." > Ausgleichesströme Okok, das müsste ich gelegentlich noch korrigieren... EDIT: > Minimization Parasitic Inductances Wieso minimieren? Laut Falk sind die doch gar nicht so groß ;-) >> Ausserdem ist die "Induktivität der dünnen, aber immer noch kurzen >> Leitungen bei weitem nicht sooo hoch wie suggeriert.
>ja, bin ich. Zumindest im Vergleich zu "falsch" und "falscher".
Kannst Du mir sagen, wieso? Mir ist das nämlich noch nicht so ganz klar,
aber vielleicht interpretiere ich auch die Abbildungen falsch.
Die Dokumente zum optimalen Layout kann man leider nur anschauen, wenn
man sich auf dieser Webseite anmeldet.
Uwe N. schrieb: > Siehe meinen Link weiter oben. > ("Optimales Layout für Entkopplungskondensatoren 1/2 und 2/2") > auf der genannten Seite zu finden. > Die Artikel der beiden Dirks sind zuweilen schwer verständlich - > zumindest ohne tiefere Mathematikkenntnisse ...) Habs mir runtergeladen, leider sind da keine Fotos, Screenshots aus Eagle etc. zu sehen... dafür super dargestellt, an welchem Atom sich wie viele Elektronen bewegen ;-)
Ich finde's interessant, dass sich auch die Profis über das Thema streiten;-) Ich bin leider dann noch verwirrter, da anscheinend keine einheitliche Meinung besteht. Gruß, Steven.
@Falk >>Ohne Massefläche bringt dir der beste Abblockkondensator reichlich >>wenig, da die Leitungsipedanzen du groß werden! >Käse. Schau dich mal um wieviele Platinen ohne Masseflächen auskommen >(müssen) und dennoch gut funktionieren. Das ist doch mal eine Aussage. Ich frage mich langsam, wie viele "junge Talente" sich durch Einschüchterung (irgendwo gelesen, gehört, Chef sagt - denk an Blockkondis) nicht trauen etwas zu probieren. DIE ERFAHRUNG kommt später! Der Daumen eines Fachmanns ist ein Präzisionsinstrument! An den TO: Probiere es halt aus. Es sind doch viel zu viele Parameter zu berücksichtigen, als dass man eine allgemein gültige Empfehlung geben könnte. Versteh mich bitte (hoffentlich) nicht falsch, aber die oben gezeigten Entwürfe zeigen bei den angestrebten Frequenzen einfach nur Angst, und die ist auch geschürt von Sprüchen wie "...ohne Masselayer geht nix,..kann man nicht ....."! Wir reden von <20 MHZ, da geht ganz viel OHNE Esoterik. guude ts
@ Lothar Miller (lkmiller) >> Masseflächen mit hoher Induktivität an die ICs ankoppeln? >Nein, es geht hier darum, IC-Ströme von der globalen Masse zu >entkoppeln und lokal zu halten. Ich glaube du vermischt hier was. Masseflächen dienen vor allem auch als HF-Abblockung im GHz Bereich, und die soll vom IC ferngehalten werden? Was du meinst is ein GENERELLES Abblocken von Störquellen (Digitalzeug) gegen den "Rest der Welt". >Nach der Überarbeitung gab es keine Probleme. Deine Schlussfolgerungen sind SEHR gewagt. Denn EMV-Probleme sind alles andere als einfach zu erklären. >Ich komme gerade heute von einer EMV Störstrahlprüfung. Das ist aber was anderes als Abblockung. Ja, es hängt damit zusammen, aber nicht so wie du es darstellst. >http://www.otti.de/veranstaltung/id/emv-konformes-... >aber ähnliche Regeln. Und die Hauptregel ist: die IC-Ströme lokal >halten. Sicher, aber die Masse/Vcc Flächen quasi kastrieren zu wollen ist alles andere als sinnvoll. >Wer ein wenig nachrechnet findet leicht raus: So dünn kann der >LP-Hersteller das Prepreg gar nicht machen, dass dort eine nennenswerte >Kapazität zustande kommen könnte. Das hatten wir schon mehrfach. Bei 0,2mm Abstand hat man ca. 18pF/cm^2, wenn ich mich nicht verrechnet habe. Und die sind SEHR niederinduktiv. Mfg Falk
Was mich noch interessieren würde: > Manch einer nimmt noch immer den altbewährten 100nF und dazu eine > Anschlusstechnik aus einem Lehrbuch von 1980: irgendwie in die Nähe des > ICs. Quelle: http://www.lothar-miller.de/s9y/categories/14-Entkopplung Was ist denn an den altbewährten 100nF schlecht? Nimmt man mittlerweile andere? Oder verstehe ich den Satz nur im falschen Kontext und steckt die eigentliche Aussage erst im zweiten Satzteil "...und dazu eine Anschlusstechnik aus einem Lehrbuch von 1980: irgendwie in die Nähe des ICs." - gerd
Hallo Lothar, > Richtig, aber da gibt es auch die Masse-Vcc-Leiterplattenkondensator- > Fraktion, ... ... zu der ich mich zähle ... > ... die sagt: Ich habe eine Masselage und eine Vcc-Lage, und weil > die beiden so dicht beieinander sind, ist das der beste > Entkoppelkondensator. So ist es ! :) > Wer ein wenig nachrechnet findet leicht raus: So dünn kann der > LP-Hersteller das Prepreg gar nicht machen, dass dort eine nennenswerte > Kapazität zustande kommen könnte. Hier bist du völlig falsch informiert. Aber rechne es doch mal vor ! (Platinen bis 50µm Lagenabstand sind machbar, auch Serie) Naja, mit Prepregs ist es tatsächlich nicht ganz einfach (aber auch machbar, je nach Kupferverteilung) man sollte nach Möglichkeit immer 2 Prepregs nehmen, aber es gibt ja auch 50µm Kerne. In dem Altera-Link ist übrigens eine entsprechende Formel ersichtlich, und wer zufällig Zugriff auf "Printed Circuit Design Techniques for EMC Compliance" von Montrose hat wird diese dort ebenfalls finden. Es gibt einige reale Boards, die mittlerweile überhaupt keine typischen Abblock Cs mehr haben (ich durfte so ein Teil mal "anfassen") und den EMV-Test mit Bravur bestanden haben. Wobei man schon sagen muss, die hatten nicht nur eine Powerlage. Diese Lösung hat schon was, speziell wenn man mal 100terte Kondensatoren "möglichst nahe den Vcc Pins" platzieren und routen muss. Aber so ist es mit neuen Erkenntnissen: sie brauchen eine Weile, um sich durchzusetzen. Und gerade die "Alten" bezweifeln sowas gern. Kaiser Wilhelm (der II. glaube ich) war anfänglich ein Autohasser ("Stinkende, laute Kisten !"), am Ende hatte er mehr als eines ... @Gastino, > Die Dokumente zum optimalen Layout kann man leider nur anschauen, wenn > man sich auf dieser Webseite anmeldet. Ja, sagte ich ja. Aber es kostet nix, ausser etwas Zeit. Gruss Uwe
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> Was du meinst is ein GENERELLES Abblocken von Störquellen (Digitalzeug) > gegen den "Rest der Welt". Richtig. Ich möchte verhindern, einen Sender zu bauen. Oder auch viele kleine Sender. > Deine Schlussfolgerungen sind SEHR gewagt. Denn EMV-Probleme sind alles > andere als einfach zu erklären. Ja, Kupferfolie, Spulen, Masseklemmen und Ferritkerne lassen grüßen ;-) > Sicher, aber die Masse/Vcc Flächen quasi kastrieren zu wollen ist alles > andere als sinnvoll. Ich habe auch eine GND-Plane, aber ich versuche Ströme, die zum IC3 gehören, auch auf der Massefläche zum IC3 gehören zu lassen. Im Beispiel auf meiner HP ist ein einfacher Fall dargestellt. Aus der selben (Schnitstellenwandler-) Platine hätte ich noch das im Anhang (die Sache mit C10,C13,IC3... findet man auf meiner HP). Aber jetzt mal zu der Beschaltung für den LWL-Sender X4. Die Masse um die Treiberschaltung ist ausgespart. Am C12 (links unten) kommt die Versorgung herein Das IC5 treibt den Strom für die Sende-Diode über R1. Über den eckigen Pin von X4 geht es zurück zum IC5. Die Ansteuerung des IC5 erfolgt von der Leiterbahn über IC6. Die fährt erst mal parallel zur Masse am Sternpunkt SJ3 vorbei ins IC5. So hat jedes Töpchen (LED-Strom bzw. Ansteuerstrom) sein Deckelchen und die Ströme ihre zugehörigen Rückleitungspfade. Es ist einfach so, dass jeder Hinstrom auch einen gleich großen Rückstrom hat. Und wie ich den Hinstrom mit einer Leiterbahn in seine Pfade zwänge, so sollte man auch den Rückstrom nicht aus dem Auge verlieren.
> Wir reden von <20 MHZ, da geht ganz viel OHNE Esoterik.
Die Frequenzen sind (fast) völlig wurst: Trise/ Tfall ist hier der
endscheidende Parameter. Ich hab Layouts gesehen, deren Taktfrequenz bei
8Mhz lagen und durch die EMV gerasselt sind (ein "strahlender"
Taktgenerator war schuld).
Aber ich muss schon gestehen, das es hier im Forum an manchen Punkten
übertrieben wird (ich gehöre wohl zu den Angstmachern, wenn auch nicht
böswillig). Allerdings kann es nicht schaden, sich einen guten
Layoutstil anzueignen.
Gruss Uwe
> Was ist denn an den altbewährten 100nF schlecht? Ein Kondensator ist nicht nur ein Kondensator, denn dann würde seine Impedanz mit steigender Frequenz immer kleiner. Irgendwann überwiegen mit steigender Frequenz aber die induktiven Anteile und die Impedanz steigt wieder. Das bedeutet aber, dass der Kondensator seinen Zweck Strom zu liefern und aufzunehmen nicht mehr (so gut) nachkommen kann. > Nimmt man mittlerweile andere? Man nimmt die, deren Impedanzkurve bei hohen Frequenzen zum Strombedarf (z.B. Taktfrequenz, Störfrequenz) passt. Und das sind Cs im Bereich um ...10nF...47nF... Oder man nimmt gar keine Cs mehr und investiert das gesparte Geld in die Leiterplatte: >> ist das der beste Entkoppelkondensator. > So ist es ! :) > Platinen bis 50µm Lagenabstand sind machbar Dafür bin ich noch nicht reif... ;-)
Nachtrag: > Wer ein wenig nachrechnet findet leicht raus: So dünn kann der > LP-Hersteller das Prepreg gar nicht machen, dass dort eine nennenswerte > Kapazität zustande kommen könnte. Es kommt nicht darauf an, möglichst grosse Kapazitäten mit einer kapazitiven Powerplane zu erreichen, es geht vielmehr darum, einen Kondensator zu finden, der eine möglichst kleine Induktivität hat. Wenn dann dieses Powersystem noch eine geringe Impedanz hat ist der Tag gerettet ! Naja, fast ... Gruss Uwe
@ lkmiller: Danke für die Erklärungen! Das war sehr informativ! (und das ist völlig ohne Sarkasmus und Ironie gemeint - ich hab so das Gefühl, dass muss man hier im Forum abundzu mal dazu schreiben) - gerd
> es geht vielmehr darum, einen Kondensator zu finden, > der eine möglichst kleine Induktivität hat. Darf ich das ein wenig anders formulieren? Es geht darum, einen Strompfad zu finden, der eine möglichst kleine Impedanz hat. > Es gibt einige reale Boards, die mittlerweile überhaupt keine typischen > Abblock Cs mehr haben.... Wobei man schon sagen muss, die hatten nicht > nur eine Powerlage. ... wenn man mal 100terte Kondensatoren "möglichst > nahe den Vcc Pins" platzieren und routen muss. Das ist aber nicht das "durchschnittliche", "bezahlbare" Platinenlayout (auch wenn es im speziellen Fall sogar günstig ist). Wie sieht es mit Buried-Capacitors und In-Hole-Capacitors aus? Auch das sind für mich Spezialanwendungen, durchaus herstellbar, aber durchschnittlich "zu teuer". > Aber so ist es mit neuen Erkenntnissen: sie brauchen eine Weile, um sich > durchzusetzen. Und gerade die "Alten" bezweifeln sowas gern. Und die "Jungen" glauben nicht, was schon mal alles da war ;-) > Danke für die Erklärungen! Das war sehr informativ! Aaaah, Balsam für die Seele ;-)
1.Wie bereits erwähnt hängt die Notwendigkeit eines Abblockkondensators nicht von der Frequenz, sondern von den Steilen Flanken, welche ein Frequenzspektrum bis in den Ghz Bereich bei modernen Logikgattern haben, ab. 2.Ich will hier nicht esoterisch sein geschweige denn "Angst" verbreiten. Nur wenn jemand wie der TE Neuland betritt, dann versuche ich es Ihm eher korrekt klar zu machen, auf was es ankommt. Das es bei seiner Anwendung wahrscheinlich egal ist, ist da eher zweitrangig. Wie Lothar bin auch ich in der letzten Zeit im EMV Labor mit verschiedensten von mir entwickelten boards gewesen, und bestand die Prüfungen problemlos. Zum Thema der beiden Dirks: War bei denen vor längerm auf einem 5 Tägigen EMV Seminar. Ziehmlich kostspielig, aber äußerst informativ und jedem zu empfehlen! mfg
> Es geht darum, einen Strompfad zu finden, der eine möglichst kleine > Impedanz hat. Im Prinzip richtig, aber was nützt mir ein niederimpedanter Strompfad, an dem aus HF-Sicht "hochohmige" Cs hängen ? ;) > Das ist aber nicht das "durchschnittliche", "bezahlbare" Platinenlayout > (auch wenn es im speziellen Fall sogar günstig ist). Das stimmt allerdings, in diesem Falle gabs schon einige Vorläufer (mit Abblock Cs), die irgendwie nicht funktionieren wollten, zumindest nicht mit der geplanten Frequenz. Für die hier laufenden Projekte ist sowas natürlich, wie schon erwähnt, völlig übertrieben. > Wie sieht es mit Buried-Capacitors und In-Hole-Capacitors aus? Ich glaube, dort geht es eher um Platzeinsparung. > Und die "Jungen" glauben nicht, was schon mal alles da war ;-) Jaja, der Generationskonflikt ... Gruss Uwe
>> Es geht darum, einen Strompfad zu finden, der eine möglichst kleine >> Impedanz hat. > Im Prinzip richtig, aber was nützt mir ein niederimpedanter Strompfad, > an dem aus HF-Sicht "hochohmige" Cs hängen ? ;) In meinem globalen Ansatz des niederimpedanten Strompfades war der niederimpedante Kondensator schon mit eingerechnet ;-)
> In meinem globalen Ansatz des niederimpedanten Strompfades war der > niederimpedante Kondensator schon mit eingerechnet ;-) Verdammt - muss ich wohl übersehen haben - ich bin untröstlich ! ;) PS: Das wäre doch ein schöner Titel für ein Buch zum Thema: "Der niederimpedante Kondensator - globaler Ansatz des niederimpedanten Strompfades" (o.s.ä.) Gruss und schönen Feierabend allerseits Uwe
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Hätte auch eine Frage dazu. Arbeite zur zeit an dem Layout im Anhang. C1 und C2 sind die Abblockkondensatoren. Die Verbindung unter IC1 ist VDD. Ist es besser von beiden Seiten VDD an C1 und C2 zu routen, oder reicht es VDD an C1 zu legen, und dann unter dem IC weiter zu C2? Passt die Anordnung von C1, C4, C5 so, und kann ich GND einfach von C5 zur Massefläche führen oder gibt es auch hier etwas zu beachten? Gruß Flo
> Passt die Anordnung von C1, C4, C5 so Es wird sicher funktionieren... Aber der Oszillatorstrom (C4+C5) sollte nicht mit dem Versorgungsstrom zum GND-Pin fliessen. Denn dann koppelt dein Laststrom in den Oszillatorkreis ein und verursacht Jitter. In dem Fall hier würde ich den C1 um 90° drehen, und dann mit der Versorgung auf den uC-Pin gehen. Dieser IC-Pin wäre dann auch der ideale Punkt für die Oszillatormasse. > Ist es besser von beiden Seiten VDD an C1 und C2 zu routen, Ja. > oder reicht es VDD an C1 zu legen, und dann unter dem IC weiter zu C2? Das wird auch "reichen". Die Frage ist aber: wie weit muß es reichen? Wenn du das "nur" für dich machst, dann nimm den Weg mit dem wenigsten Aufwand ;-) Hast du 2 Kupferlagen, oder muß das Layout einseitig werden?
The three most important guidelines in designing the PDN are: 1. Use power and ground planes on adjacent layers, with as thin a dielectric as possible, and bring them as close to the surface of the board stack-up as possible. 2. Use as short and wide as possible surface trace between the decoupling capacitor pads and the vias to the buried power and ground plane cavity and place the capacitors where they will have the lowest loop inductance. 3. Use SPICE to help select the optimum number of capacitors and their values to bring the impedance profile below the target impedance.
Hallo und Danke für deine Antwort. Du meinst C1 um 90° gegen den Uhrzeigersinn drehen? Wie weit es reichen muss.. gute Frage, aber da ich die Platine fertigen lassen will, sollte es schon Ordentlich funktionieren. Bisher hab ich mir wenig Gedanken zum Thema EMV gemacht. Hat bis jetz auch so funktioniert. Es soll ein 8MHz Quarz werden, falls das von Bedeutung ist. Sollte wenn möglich einseitig bleiben.
> place the capacitors where they will have the lowest loop inductance. Der Nebensatz hätte mehr Beachtung verdient ;-) > Du meinst C1 um 90° gegen den Uhrzeigersinn drehen? Jawoll. > Es soll ein 8MHz Quarz werden, falls das von Bedeutung ist. Noch recht entspannt... > Sollte wenn möglich einseitig bleiben. Mit SMD wird das immer gleich arg sportlich, weil du ja nicht so richtig zwischen den IC-Pins durchkommst.
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Hab es jetzt mal geändert. Hab versucht den Oszillatorstrom vom Versorgungsstrom zu trennen. Die beiden GND leitungen treffen sich jetz nur noch an einem Punkt der Massefläche. Was man auf dem Bild nicht erkennen kann, die GND Pins haben keine verbindung zur GND Fläche unter dem IC. Die beiden Leitungen die unten aus dem Bild führen sind VDD. Hoffe das war ein Schritt in die richtige Richtung?
Früher gab es IC-Sockel, in die ein 100nF Kondensator diametral integriert war. Bei (fast) allen TTL-ICs in DIL-Bauform lagen Vcc und GND an Pin 14/7 bzw. 16/8. Das unterstreicht die Notwendigkeit, mit dem Kondensator so nahe wie möglich am "Störer" zu bleiben.
Oldie schrieb: > Früher gab es IC-Sockel, in die ein 100nF Kondensator diametral Die gibt es auch heute noch. :) > integriert war. Bei (fast) allen TTL-ICs in DIL-Bauform lagen Vcc und > GND an Pin 14/7 bzw. 16/8. Das unterstreicht die Notwendigkeit, mit dem > Kondensator so nahe wie möglich am "Störer" zu bleiben. Vor allem haben sie Platz gespart und die Frage beantwortet, ob man den Kondensator eher an Pin8 oder an Pin 14 oder irgendwo dazwischen platziert...
> Hab es jetzt mal geändert. So, jetzt machst du noch eine eigene Verbindung vom C4 zum GND-Pin am uC, dann hast du dein möglichstes getan. > nur noch an einem Punkt der Massefläche. Ja, nur: wie gut ist die? Im Screenshot sind da gleich mal mehrere potentielle Masseflächen sichtbar. Wie wirst du die verbinden, dass da wirklich 1 Massefläche ist, und nicht 10 Masseinseln? Ein einseitiges Layout sauber hinzubekommen ist nicht einfach...
Was geht??? Mach doch gleich einen Multilayer, damit (vllt. auch noch bei außenrum NF-Anwendungen) auch ja nix schwingt. guude ts
>> Ein einseitiges Layout sauber hinzubekommen ist nicht einfach... > Was geht??? Zeig mir deine einseitigen Layouts und ich sag dir ein paar Schwachpunkte daran. > Mach doch gleich einen Multilayer, damit auch ja nix schwingt. Besser is das. Aber leider nicht immer bezahlbar :-/ Ich habe Platinen von 1-8 Lagen, und am einfachsten in Betreib zu nehmen waren die mit möglichst vielen Lagen.
Manch Einer ist nicht in der Lage, so viele Lagen anzufertigen. ;-) MfG Paul
Ok, die Verbindung zum µC Pin hab ich noch gemacht. Die Massefläche sieht bis jetzt noch ganz gut aus, aber es ist auch noch nicht viel auf der Platine. Wenn es einseitig nichts wird, mach ich sie hald zweiseitig. Aber versuchen will ich es erst mal so.
> Manch Einer ist nicht in der Lage, so viele Lagen anzufertigen.
Ja, das wird dann oft zu dick...
8*1.5mm = 12mm, da sind die Bauteilbeine schon fast zu kurz ;-)
@Lothar Miller (lkmiller) LoL Vor vielen Monden konnte man sogar bei Conrad 0,5mm Platinen kaufen. Ich hatte echt mal überlegt so einen Multilayer zu basteln. ...irgendwann war ich dann aber wieder nüchtern. guude ts
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