Gast
#1497133
Hi Leute, kann mir jemand bei folgendem Problem helfen? Hab folgendes package:
1 | |
2 | |
3 | |
4 | |
5 | |
6 | |
7 | |
8 | |
9 | |
10 | |
11 | |
12 | |
13 | |
14 | |
15 | |
16 | |
17 | |
18 | |
19 | |
20 | |
21 | |
In der Simulation ist das kein Problem. Sobald ich jedoch in der Synthese das Package einbinde und "type_test" in der Port-Deklaration meines Modules verwende, erhalte ich die Fehlermeldung: "type_test" is not declared Wie löse ich diesen Spagat ? Danke, Olaf_fpga