Gast
#1523572
Xilinx, ISE 10.?; Virtex5-T; Speedgrade -1 Period constraint auf alle Takte gesetzt, Place and Route läuft auch ohne Timing Fehler durch. Dennoch flippt das design auf verschiedenen Boards bei etwas höheren temperaturen aus. -> Unconstrained pathes gecheckt, da steht auch nix verdächtiges: -Könnte der Speedgrade des FPGA nicht stimmen? -Arbeitet die Statische Timing analyse lückenhaft? -Jemand schon ähnliches erlebt? MfG,