Xilinx, ISE 10.?; Virtex5-T; Speedgrade -1 Period constraint auf alle Takte gesetzt, Place and Route läuft auch ohne Timing Fehler durch. Dennoch flippt das design auf verschiedenen Boards bei etwas höheren temperaturen aus. -> Unconstrained pathes gecheckt, da steht auch nix verdächtiges: -Könnte der Speedgrade des FPGA nicht stimmen? -Arbeitet die Statische Timing analyse lückenhaft? -Jemand schon ähnliches erlebt? MfG,
Klingt nach asynchronen Clock-Domains oder Synchronisationsproblemen von aussen. Bei ersterem habe ich vereinzelt den Verdacht, dass par nicht alles "erwischt", insbesondere wenn man mit DCMs arbeitet, die aus einem Takt mehrere in verschiedenen Phasen produzieren.
Ich hatte so etwas ähnliches, Design kommt durch die Timinganalyse, aber in der HW läuft es dann Amok, wobei viel statistischer Effekt dabei war. Das Problem bei mir waren zwei hintereinandergeschaltete PLLs, dabei kam es dann zu einem Hold Timing Problem auf einem Signal. Die Lösung war letztlich, die zweite PLL durch eine DCM zu ersetzen, seitdem hat es zumindest schon einige Tage Tests ohne weiteren Fehler durchgehalten. Um das Problem zu identifizieren musste ich zuerst die State Machine finden, die sich verabschiedet, dann den genauen Zeitpunkt wo das passiert, daraus konnte ich glücklicherweise leicht das Signal identifizieren, dass das Problem verursacht und hatte damit den problematischen Clock Domain Übergang gefunden. lg Matthias
Danke, das erhärtet meinen Verdacht Flint schrieb: > Ich hatte so etwas ähnliches, Design kommt durch die Timinganalyse, aber > in der HW läuft es dann Amok, wobei viel statistischer Effekt dabei war. Was meinst du mit: " ... wobei viel statistischer Effekt dabei war ... " MfG,
Damit meine ich, dass es jeweils unterschiedliche lange dauerte, bis die Timing-Verletzung wirklich aufgetreten ist, bzw ich bemerkbar gemacht hat. Das konnte mal einige 100 Zugriffe lang gut gehen, mal war es schon beim dritten Zugriff aus (es handelte sich um eine FSM, die am Xilinx PCIe Core dranhing, wenn die dann Mist gebaut hat habe ich den ganzen Rechner resetten können, weil dann alles blockiert war). Bist du dir sicher, dass das Problem mit der Temperatur korreliert, vielleicht macht es nur diesen Eindruck? Wenn du dir mit dem Speedgrade unsicher bist warum nicht mal mit dem langsamsten synthetisieren, das habe ich damals auch probiert, hatte das Problem aber immer noch und habe dann woanders suchen gehen müssen. lg Matthias
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