DDR2 Speicher - wieviel mA auf der MemClk Lane?

[Andreas B. (loopy83)]

Hallo zusammen,

ich würde sehr gerne wissen, wieviel mA ein einzelner 16bit DDR2 
Baustein für den MemClock benötigt?

Problem ist Folgendes:
Ich habe den Clockausgang eines Prozessors, der 10mA treiben kann. Nun 
möchte ich gerne zwei DDR2 Bausteine damit versorgen und würde gerne 
wissen, ob ich einen Clock Buffer dazwischen schalten muss, oder nicht.

Ich finde sowohl in der JEDEC Spec., als auch im Datenblatt des RAMs 
keine Angabe dazu.

Ich habe einem Referenzdesign entnommen, dass man bei 4 DDR2 Bausteinen 
wohl einen solchen Clock Buffer verwenden sollte (z.B. ICS97U877).

Gibt es diese Clock Buffer zur Not auch mit nur zwei Ausgängen?
Auf der Seite von ICS (bzw. IDT) finde ich rein gar nix, weil es keine 
wirklichen Auswahlkriterien gibt.

Vielen Dank!

MfG Andreas

[Falk (Gast)]

Ich würde mal sagen 10MA auf der Clock wäre schon ein ziemlicher 
Backofen also geht das locker.

[JoergL (Gast)]

Hi,
der Diff-Clk Eingang ist doch hochohmig, und wird erst am Ende der 
Leitung mit externem R terminiert, oder ?

die mA's brauchst Du also nur für die parasitären Cs der Leitung und für 
den RTerm.

HTH, Joerg

[Andreas B. (loopy83)]

Hallo,

ja, die diff. Leitungen werden am Speicher mit 120 Ohm terminiert.
Die Cs muss ich aus Platzgründen weglassen, aber da die Leitungen eh 
sehr kurz sind, macht das keinen Unterschied.

Was ich nur gerade festgestellt habe:
Das Bild Diff_Clk zeigt den Diff. Clock des Speichers. Da es ein diff. 
Signal ist, habe ich zwischen der N und der P Leitung ja um die 1,8V 
Potentialunterschied. Das macht bei 1,8V und 120 Ohm ja schon 15mA.
Da der Ausgang des PPC aber nur 10mA kann, heißt das ja quasi, dass er 
schon mit einem DDR2 device überlastet ist.

Wenn ich die Terminierung wie im Bild MemClk wähle, wäre er ja noch mehr 
belastet mit dann quasi 30mA...

Sehe ich das richtig, dass ich in jedem Fall einen ClockBuffer brauche?

MfG Andreas