mikrocontroller.net

Forum: FPGA, VHDL & Co. near "EOF": syntax error


Autor: Bob Hulu (Firma: hinter den 7 bergen) (bob128)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
Hi kann mir  jemand sagen was an dem code nicht stimmt es kommt immer 
dieser fehler:

** Error: D:/programme/Modeltech_xe_starter/examples/uebung23.vhd(2): 
near "EOF": syntax error

hier der code:

entity uebung is
    port(  E1, E2, E3: in bit;  -- diese zeile ist markiert als fehler
          Y1, Y2: out bit);
end uebung;

architecture VERHALTEN of uebung is
begin
        Y1 <= (E1 and E2) or E3;
        Y2 <= (E1 or E2) and E3;

end VERHALTEN;

Autor: Iulius C. (iulius)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
Da muss noch etwas anderes drinne stehen denn dieser Code läuft bei mir 
in Modelsim(6.4) ohne Fehler.

Poste am besten mal das gesamte File.

Autor: Bob Hulu (Firma: hinter den 7 bergen) (bob128)
Datum:
Angehängte Dateien:

Bewertung
0 lesenswert
nicht lesenswert
hier bitte schön die files ich kapier net was da schief läuft

Autor: Bob Hulu (Firma: hinter den 7 bergen) (bob128)
Datum:
Angehängte Dateien:

Bewertung
0 lesenswert
nicht lesenswert
ich wollte eigentlich für den vorherigen beitrag nochmehr files uploaden 
aber irgendwie funktioniert es nicht also mache ich es hier

PS: bitte nich wieder löschen ich hätte es im vorherigen beitrag gemacht 
mit bearbeiten aber es ging nicht

übrigens habe ich dasselbe problem mit diesem code hier:

entity LOGIK1 is
     port( E, S: in bit;
           Y: out bit);
end LOGIK1;
architecture VERHALTEN of LOGIK1 is
begin
       with S select
       Y <=  E when '0',
             not E when '1';
end VERHALTEN;

ich mach grad die übungsaufgaben aus dem ende des kapitels.

Ich beschreibe mal wie ich vorgegangen bin:
1. file-> new project => dann öffnet sich das create project fenster wo 
ich einen namen eingeben soll die default library istt "work" -> danach 
kommt add items to project da nehme ich "create new file" dann will er 
wider einen namen und der filetyp ist eingestellt auf VHDL-> so dann 
doppelklick auf das vhdl und ein feld öffnet sich damit ich den code 
eingeben kann danach markiere ich das file rechtsklick und geh auf 
compile-> compile selected

das merkwürdige is wenn ich anstatt "create new file" "add existing 
file" mache und dann ein leeres standard windows txt file nehme und den 
gleichen code da reinschreibe compiliert er es ohne probleme. außer die 
LOGIK 1 übung von oben die geht auch mit text.file nicht

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
Datum:

Bewertung
0 lesenswert
nicht lesenswert
Da ist noch ein Problem in der Datei   :-o
Die ist nur 2 Bytes lang und ziemlich leer:
>>> uebung23.vhd (2 Bytes, 4 Downloads)

Öffne die mal mit einem anderen Editor und speichere sie nochmal ab...

Autor: Bob Hulu (Firma: hinter den 7 bergen) (bob128)
Datum:
Angehängte Dateien:

Bewertung
0 lesenswert
nicht lesenswert
hm kapier net warum die leer is bei mir steht da was drin wenn ich es 
mit editor aufmache aber ok hier als txt file nochmal

EDIT: ok kommando zurück ich hab ka warum aber als ich model sim 6.4 
nochmal neugestartet habe udn nochmal kompiliert habe ging es plötzlich 
ich hab gemerkt das er wenn ich raus will aus dem programm frägt er mich 
ob die veränderungen gespeichert werden sollen wenn ich ja klicke sind 
im ordner plötzlich mehrer dateien vorhanden und wenn ich dann nochmal 
kompiliere geht es

Autor: Chris (Gast)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
Hatte dasselbe Problem.
Du musst die Datei nochmal abspeichern (strg+s).
Deine Datei ist nämlich leer, deswegen auch der Fehler,
speicher am Ende ienfach nochmal ab dann müsste es gehn.

Antwort schreiben

Die Angabe einer E-Mail-Adresse ist freiwillig. Wenn Sie automatisch per E-Mail über Antworten auf Ihren Beitrag informiert werden möchten, melden Sie sich bitte an.

Wichtige Regeln - erst lesen, dann posten!

  • Groß- und Kleinschreibung verwenden
  • Längeren Sourcecode nicht im Text einfügen, sondern als Dateianhang

Formatierung (mehr Informationen...)

  • [c]C-Code[/c]
  • [avrasm]AVR-Assembler-Code[/avrasm]
  • [vhdl]VHDL-Code[/vhdl]
  • [code]Code in anderen Sprachen, ASCII-Zeichnungen[/code]
  • [math]Formel in LaTeX-Syntax[/math]
  • [[Titel]] - Link zu Artikel
  • Verweis auf anderen Beitrag einfügen: Rechtsklick auf Beitragstitel,
    "Adresse kopieren", und in den Text einfügen




Bild automatisch verkleinern, falls nötig
Bitte das JPG-Format nur für Fotos und Scans verwenden!
Zeichnungen und Screenshots im PNG- oder
GIF-Format hochladen. Siehe Bildformate.
Hinweis: der ursprüngliche Beitrag ist mehr als 6 Monate alt.
Bitte hier nur auf die ursprüngliche Frage antworten,
für neue Fragen einen neuen Beitrag erstellen.

Mit dem Abschicken bestätigst du, die Nutzungsbedingungen anzuerkennen.