Interne Signale Simulation

hallo!

ich habe ein Problem bei der Simulation.
Angenommen ich habe ein kleines vhdl Programm mit zugehöriger testbench. 
Die Port-Signale werden dazu ja (hoffentlich) an interne Signale der 
testbench beim port map zugewiesen.
Diese Signale aus dem Port kann ich mir dann in der Simulation ansehen. 
Alle INTERNEN Signale oder Variablen des vhdl Moduls sehe aber dann 
nicht. Muss ich die noch mal alle nur füe die Simulation als Port 
definieren oder gibt es da einen Trick.
Als Simulator verwende ich den internen der ise11.