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Forum: FPGA, VHDL & Co. Interne Signale Simulation


Autor: iggypop (Gast)
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hallo!

ich habe ein Problem bei der Simulation.
Angenommen ich habe ein kleines vhdl Programm mit zugehöriger testbench. 
Die Port-Signale werden dazu ja (hoffentlich) an interne Signale der 
testbench beim port map zugewiesen.
Diese Signale aus dem Port kann ich mir dann in der Simulation ansehen. 
Alle INTERNEN Signale oder Variablen des vhdl Moduls sehe aber dann 
nicht. Muss ich die noch mal alle nur füe die Simulation als Port 
definieren oder gibt es da einen Trick.
Als Simulator verwende ich den internen der ise11.

Autor: René D. (Firma: www.dossmatik.de) (dose)
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Ich kenne nicht isell.
Normalerweise sind interne Signale sichtbar. Variablen dagegen nicht.

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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>> der ise11.
> isell.
Xilinx ISE elf

>> ... gibt es da einen Trick.
Ich würde da mal ein wenig im Design-Strukturbaum auf die + klicken.
Bei ModelSim hilft das...

Autor: iggypop (Gast)
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bin.ich.vielleicht.dämlich.

Ernsthaft: da kann man eigentlich auch alleine drauf kommen. :-( Zu 
meiner Verteidigung sei gesagt, daß ich immer versucht habe durch 
Auswahl der processe anstatt des ganzen "uut" ans ziel zu kommen.

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