Maximaler Takt: CPLD Xilinx XC 9536-15

Naja der Takt hängt vom Design ab und die Geschwindigkeit vom 
Speedgrade.

Wenn du also einen Eingang hast der Auswirkungen auf einen Ausgang hat 
so kann dieser halt nicht schneller als dieser Pin2Pin Delay sein, 
begrenzt also indirekt die Maximale Taktrate.

Hm ok das waere ja dann ein asynchrones Design. Ich wollt eigentlich nur 
wissen wie weit man dann mit der Taktung gehen kann. Mit 60MHz sollte 
ich doch auf der sicheren Seite sein, oder? Oder geht intern dann sogar 
noch mehr?

Hab mal den Ausschnitt aus dem Datenblatt dran...

Wie gesagt, das maximum von einem Eingang zu einem Ausgangspin sind die 
angegebenen Delays. Asyncron ist dann halt nur als wenn du einen 
(A)HC(T) Baustein außerhalb der Specs betreibst.
Wie schnell es theoretisch gehen soll sagt dir die Synthese wenn du 
einen entsprechenden Timing Constraint setzt.

Michael G. schrieb:
> Hm ok das waere ja dann ein asynchrones Design. Ich wollt eigentlich nur
> wissen wie weit man dann mit der Taktung gehen kann. Mit 60MHz sollte
> ich doch auf der sicheren Seite sein, oder? Oder geht intern dann sogar
> noch mehr?

Intern? Da ist der selbe Takt wie extern. bei einem -15 wirst du keine 
60MHz erreichen. Da läuft ja selbst ein einfacher 16-Bit Zähler nut mir 
55MHz. Klar, ist eine Minimum Angabe, aber viel mehr ist da nicht drin. 
Nimm ein schnelles CPLD.

OK jetzt weiss ich soviel wie vorher.
Mit anderen Worten kann ich den Systemtakt erst festlegen, wenn das 
Design schon fertig ist? Kann ja irgendwo auch nicht sein. Naja ich werd 
halt jetzt den 60MHz-Quarz einbauen. Wenn jemand ne Aussage machen kann 
waere es hilfreich.

Na gut dummerweise hab ich dann nur nen 20MHz, ich denke damit sollte es 
keine Probleme geben, was? Wollt ja sowieso erst mal nur 
experimentieren, brauche es nicht bis zum Ende ausreizen.

Spuckt das Xilinx-Tool nach dem Fitten nicht so einen Haufen 
HTML-Dokumente aus, wo man die tatsächlich erreichbaren Frequenzen für 
dein Design ablesen kann?
(Hab schon länger nichts mehr damit gemacht, denke aber dort sowas 
gesehen zu haben...)

Das tut es aber der XC9536-15 ist schon arg lahm, ihm zweifel würd ich 
da lieber die XC9536XL-15 verwenden den gibt es auch im Speedgrade -10 
bei Reichelt mein ich.

Michael G. schrieb:
> Mit anderen Worten kann ich den Systemtakt erst festlegen, wenn das
> Design schon fertig ist? Kann ja irgendwo auch nicht sein.
Wieso was erwartest du? Das eine simple OR verknüpfung genauso schnell 
implementiert werden kann wie ein 30 Stufiger Ripple Carry Adder?

Michael G. schrieb:
> OK jetzt weiss ich soviel wie vorher.
> Mit anderen Worten kann ich den Systemtakt erst festlegen, wenn das
> Design schon fertig ist? Kann ja irgendwo auch nicht sein. Naja ich werd
> halt jetzt den 60MHz-Quarz einbauen. Wenn jemand ne Aussage machen kann
> waere es hilfreich.

Genau so ist es. Erst, wenn die Synthese und das Fitting komplett 
durchgelaufen sind, weißt du, wie schnell dein Design ist. Im Normalfall 
stellt man den größten Teil des Designs fertig und simuliert die 
Funktion mit z.B. Modelsim, bevor die Hardware überhaupt gebaut wird. 
Wenn dann die Funktion gegeben ist, was man anhand der Simulation 
verifizieren kann, kann man viele Sachen noch anpassen, z.B. die Lage 
der CLK-Eingänge usw. die auch Einfluss auf die Geschwindigkeit haben. 
Bei FPGAs gibts auch manchmal Sachen, die dann überhaupt nicht gehen, 
wenn man was falsch angeschlossen hat.

Läubi .. schrieb:
> Das tut es aber der XC9536-15 ist schon arg lahm, ihm zweifel würd ich
> da lieber die XC9536XL-15 verwenden den gibt es auch im Speedgrade -10
> bei Reichelt mein ich.

Joa den hab ich auch. Aber der "normale" ist halt 5V-tauglich, daher hab 
ich den zum Testen jetzt mal hergenommen, ausserdem hatte ich das 
package schon in Eagle.

> Michael G. schrieb:
>> Mit anderen Worten kann ich den Systemtakt erst festlegen, wenn das
>> Design schon fertig ist? Kann ja irgendwo auch nicht sein.
> Wieso was erwartest du? Das eine simple OR verknüpfung genauso schnell
> implementiert werden kann wie ein 30 Stufiger Ripple Carry Adder?

Ich hab jetzt unterschiedliche Taktquellen vorgesehen, daher sollte es 
kein Problem sein (u.a. auch ein AVR, mit dem ich noch deutlich kleinere 
Takte generieren kann).

Handelt sich ja um eine kleine Experimentierplatine, keine spezielle 
Anwendung.

Michael

Michael G. schrieb:
> Joa den hab ich auch. Aber der "normale" ist halt 5V-tauglich, daher hab
> ich den zum Testen jetzt mal hergenommen, ausserdem hatte ich das
> package schon in Eagle.
die XL sind auch 5V tollerant (brauch nur 3,3V Vcc)

> Ich hab jetzt unterschiedliche Taktquellen vorgesehen, daher sollte es
> kein Problem sein (u.a. auch ein AVR, mit dem ich noch deutlich kleinere
> Takte generieren kann).
Hm... solange du immer nur eine nutzt ok, aber mehrere Takte in einem 
Design gibt meistens Probleme.

> Handelt sich ja um eine kleine Experimentierplatine, keine spezielle
> Anwendung.
Dann würde ich einfach einen Quarzoszillator Sockel vorsehen.

Läubi .. schrieb:
> Michael G. schrieb:
>> Joa den hab ich auch. Aber der "normale" ist halt 5V-tauglich, daher hab
>> ich den zum Testen jetzt mal hergenommen, ausserdem hatte ich das
>> package schon in Eagle.
> die XL sind auch 5V tollerant (brauch nur 3,3V Vcc)

Zum Einstieg und Ausprobieren duerfte der reichen.

>> Ich hab jetzt unterschiedliche Taktquellen vorgesehen, daher sollte es
>> kein Problem sein (u.a. auch ein AVR, mit dem ich noch deutlich kleinere
>> Takte generieren kann).
> Hm... solange du immer nur eine nutzt ok, aber mehrere Takte in einem
> Design gibt meistens Probleme.

Hab ich schon gelesen und war auch so gedacht.

>> Handelt sich ja um eine kleine Experimentierplatine, keine spezielle
>> Anwendung.
> Dann würde ich einfach einen Quarzoszillator Sockel vorsehen.

Es gibt drei Moeglichkeiten: AVR CLKOUT, AVR output compare und 
Quarzoszi.