Moin
Ich hab nun seit ca. 3 Tagen mein Spartan 3AN Testboard und bin damit
eigentlich auch recht zufrieden, hab mittlerweile die Toolchain
eingerichtet und auch mal zwei einfache Testschaltungen in VHDL
geschrieben.
Jetzt wollte ich mal die Taster verwenden (davor hab ich nur die
Schalter verwendet beim 1. Test). Ich hab also in die Constraints wie
folgt eingerichtet für den Test:
1 | # kA was das genau bewirkt, ist aus der default uebernommen...
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2 | CONFIG VCCAUX = "3.3" ;
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3 | CONFIG ENABLE_SUSPEND = "FILTERED" ;
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4 | CONFIG POST_CRC = "DISABLE" ;
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5 |
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6 | # LED Vector
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7 | NET "LED<0>" LOC = "R20" | IOSTANDARD = LVCMOS33 | DRIVE = 8 | SLEW = SLOW ;
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8 | NET "LED<1>" LOC = "T19" | IOSTANDARD = LVCMOS33 | DRIVE = 8 | SLEW = SLOW ;
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9 | NET "LED<2>" LOC = "U20" | IOSTANDARD = LVCMOS33 | DRIVE = 8 | SLEW = SLOW ;
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10 | NET "LED<3>" LOC = "U19" | IOSTANDARD = LVCMOS33 | DRIVE = 8 | SLEW = SLOW ;
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11 | NET "LED<4>" LOC = "V19" | IOSTANDARD = LVCMOS33 | DRIVE = 8 | SLEW = SLOW ;
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12 | NET "LED<5>" LOC = "V20" | IOSTANDARD = LVCMOS33 | DRIVE = 8 | SLEW = SLOW ;
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13 | NET "LED<6>" LOC = "Y22" | IOSTANDARD = LVCMOS33 | DRIVE = 8 | SLEW = SLOW ;
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14 | NET "LED<7>" LOC = "W21" | IOSTANDARD = LVCMOS33 | DRIVE = 8 | SLEW = SLOW ;
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15 |
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16 | # Beispielsweise der South Button
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17 | NET "BTN_SOUTH" LOC = "T15" | IOSTANDARD = LVCMOS33 | PULLDOWN ;
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Jetzt hab ich ein einfaches modul in VHDL geschrieben um die Schaltung
zu implementieren:
1 | library IEEE;
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2 | use IEEE.STD_LOGIC_1164.ALL;
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3 |
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4 | entity eq is
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5 | Port (
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6 | LED : out std_logic_vector(7 downto 0);
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7 | BTN_SOUTH : in std_logic_vector(0 downto 0)
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8 | );
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9 | end eq;
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10 |
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11 | architecture Behavioral of eq is
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12 | begin
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13 | LED <= "11111111" when BTN_SOUTH = "1" else "00000000";
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14 | end Behavioral;
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Mein Problem ist nun jedoch, dass das Synthetisieren funktioniert, aber
beim Translate bekomm ich folgende Fehlermeldung:
1 | ERROR:ConstraintSystem:59 - Constraint <PULLDOWN ;> [s3astarter.ucf(27)]: NET "BTN_SOUTH" not found. Please verify that:
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2 | 1. The specified design element actually exists in the original design.
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3 | 2. The specified object is spelled correctly in the constraint source file.
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Jetzt frag ich mich einfach, wie kann ich das geradebiegen...in dem Buch
was ich mir geholt hab ("FPGA prototyping by VHDL examples") hab ich bis
jetzt noch nichts Hilfreiches für das Problem gelesen :/
Ich verwende als Setup hier:
Ubuntu 9.10
ISE 11.1
Spartan 3AN Testboard von Xilinx (aber das tut ja gerade nichts zur
Sache ;))
Wäre wirklich cool wenn jemand mir da mal etwas helfen könnte...hab nun
schon 3 Std erfolglos gegoogelt und nichts gefunden, außer einem Thread
im Xilinx board, wo es aber um nicht benutzte Constraints ging, die hier
eigentlich ja nicht auftreten sollten :/
MfG André