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Forum: FPGA, VHDL & Co. CPLD oder FPGA Bitinvertierung


Autor: Christian S. (kruemel)
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Hallo,

ich habe zur Zeit folgendes Problem, ich möchte gerne 6 Bit invertieren 
bei einer Geschwindigkeit von 60Mhz.

Die 74er Reihe ist da zu langsam, da sie ein propagation delay von 
5-10nS hat. Das ist für eine Frequenz von 60Mhz zu langsam.

Wie aufwendig ist so eine Invertierung mit CPLD oder FPGA und womit bin 
ich als Einsteiger am besten beholfen?
Es geht um eine Bachelorarbeit, so viel Zeit zum einarbeiten ist da 
nämlich nicht mehr.

Oder gibt da noch ne andere Möglichkeit?

Autor: Christian R. (supachris)
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74F wäre eine passende Reihe. Auf jeden Fall gibts da massenhaft 
Logik-Serien, die mehr als 60MHz schaffen. Im CPLD wäre es mit Kanonen 
auf Spatzen.

Übrigens, für ein Pin-to-Pin Delay von <5ns brauchts schon einen 
schnellen CPLD oder FPGA....das ist auch nicht ganz ohne.

Autor: Uwe Bonnes (Gast)
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Bei 3.3V LVC oder bei 5 Volt LVC1G

Autor: Christian S. (kruemel)
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Ja das stimmt habe ich festgestellt.
Nur ich hab das mal ausgerechnet, ich hab 3,6 nS Zeit die Bits zu 
invertieren.

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> Nur ich hab das mal ausgerechnet, ich hab 3,6 nS Zeit die Bits zu
> invertieren.
Bezogen auf was? Auf andere Signale?
Wenn das so ist, dann könntest du alle beteiligten Signale durch Gatter 
schicken, nur eben die einen durch einen Puffer, die anderen durch einen 
Inverter. Dann kommen wieder alle gleichzeitig.

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