Hallo, ich bin gerade dabei einen Algorithmus für den Spartan3 mit Hilfe von Xilinx ISE 11 zu entwickeln. Dieser Algorithmus basiert u.a. auf einer Rückkopplungsstruktur dessen Aufbau in der angehängten Bilddatei verdeutlicht ist. Sehe ich es richtig das ISE dafür sorgt, dass der Takt (CLK) des taktsynchronen Registers so angepasst wird, dass der kritische Pfad der Komponente (Component) nicht unterschritten wird? Also zu Beginn einer neuen steigenden Taktflanke am Register der korrekte Ergebniswert der Komponente am Registereingang auch tatsächlich anliegt. Oder wird dafür (ungewollter Weise) der Standard 50MHz Takt des Spartan3 verwendet? Das eigentlich Problem ist nämlich, dass das Timing Summary anzeigt, dass kein kritischer Pfad gefunden wird:
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2 | Minimum period: 6.627ns (Maximum Frequency: 150.896MHz) |
3 | Minimum input arrival time before clock: 5.182ns |
4 | Maximum output required time after clock: 9.034ns |
5 | Maximum combinational path delay: No path found <-------------- |
Liege ich also damit richtig, dass somit auch nicht die Taktfrequenz passend eingestellt werden kann, damit die Rückkopplung richtig funktionert? Muss ich daher bspw. auf einen DCM zurückgreifen und mir einen passenden Takt erzeugen? Hoffe doch, dass klar geworden ist worum es geht und ich nicht etwas vollkommen falsch verstanden habe :) Danke!!