Gast
#1559668
Hi, ich möchte den Spezialfall eines DP-Rams in einem ALtera Cyclone3 implementieren. Das Problem: Port A soll 1 Bit breit sein (Adressbreite 13) und Port B soll 32 Bit Breit sein (Adressbreite 8). Leider ist dies mit dem Megafunction Wizard nicht möglich. Der Xilinx Core Generator kann das und ich möchte dieses Ram auf Altera portieren. Hat hier schon jemand eine Lösung, kling in VHDL recht aufwendig finde ich...