Dual Port RAM mit unterschiedlicher Busbreite

[Rev (Gast)]

Hi,
ich möchte den Spezialfall eines DP-Rams in einem ALtera Cyclone3 
implementieren. Das Problem:
Port A soll 1 Bit breit sein (Adressbreite 13) und Port B soll 32 Bit 
Breit sein (Adressbreite 8).
Leider ist dies mit dem Megafunction Wizard nicht möglich. Der Xilinx 
Core Generator kann das und ich möchte dieses Ram auf Altera portieren.
Hat hier schon jemand eine Lösung, kling in VHDL recht aufwendig finde 
ich...

[Klaus F. (kfalser)]

Das wird nicht möglich sein.
Der Xilinx Core Generator liefert keinen VHDL Code, sondern eine Art 
vorkompilierte Netzliste bestehend aus Xilinx Primitiven. Diese gilt 
dann natürlich nur für Xilinx.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

> Leider ist dies mit dem Megafunction Wizard nicht möglich.
Ich würde dazu erst mal das DB wälzen, und nachsehen, ob das 
prinzipiell geht. Falls ja: dann instantiiere das Ding von Hand...

[Rev (Gast)]

Das ist mir schon klar. Ich habe mich vielleicht missverständlich 
ausgedrückt.
Ich möchte im Altera FPGA ein DP-RAM mit der selben Eigenschaft, die ich 
vorher im Xilinx-FPGA drinhatte. Hintergrund ist die Portierung eines 
IP-Cores. Und da ist die Oben genannte Eigenschaft sehr wichtig.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Welcher Port liest? Welcher schreibt?
Oder müssen beide Ports beides können?

Es wäre sehr einfach, 32 Bit zu schreiben, und daraus immer nur 1 Bit 
zu lesen. Denn dazu könntest du dann auch immmer 32 Bits lesen und 
das gewünschte davon herausindizieren.

[Roger S. (edge)]

Das geht schon solange ein Port nur schreibt der andere nur liest.

Wenn beide read/write sind dann reduzier den Port B auf 16 Bit, nimm 
zwei Instanzen und lege einen wrapper drueber.
Die 32Bit nach 2x 16 Bit sind wohl selbsterklaerend.
Bei dem 1 Bit Port musst du ein wenig multiplexen.
Braucht halt zwei M9Ks

Cheers, Roger

[Rev (Gast)]

Leider müssen beide Ports lesen und schreiben. Ich möchte vermeiden den 
IP-Core noch weiter zu verändern. Wenn es aber keine andere Lösung gibt, 
muss ich wohl ran.
Das RAM wird vom IP-Core als FIFO-Verwendet. Allerdings besitzt der 
IP-COre dazu seine eigene Logik. Und dazu verwendet er leider beide 
Ports in beide Richtungen :-(