[VHDL]std_logic_vector inkrementieren?

Hallo Hergi

hergi schrieb:

entweder
> use ieee.std_logic_arith.all;
> use ieee.std_logic_unsigned.all;

oder
> use ieee.numeric_std.all;

aber nie beide. Jedoch ist numeric_std besser.

> TIME_CNT: process(s_clk)
>     variable v_counter : integer := 9;
>
>   begin
>     if rising_edge(s_clk) then
>           if s_cnt_en = '1' then    -- Count enabled
>             s_cnt_mil <= s_cnt_mil + 1;  -- Millisekunde erhöhen

Dein Simulator initialisiert s_cnt_mil mit X (er weiß ja nicht was dein 
FPGA macht), damit erhälts X + 1, was nach wie vor unbekannt ist. Darum 
musst du s_cnt_mil entweder bei der deklaration oder mit einem Reset 
initilisieren.


> Laut der Mitschrift aus meiner Vorlesung sollte es so funktionieren..
Nur bei Profs die nie einen Simulator angefasst haben.

Wo studierst du? Ich hab da so einen Verdacht.

Tom

Thomas Reinemann schrieb:
> Jedoch ist numeric_std besser.
Allerdings kann mit numeric_std ein std_logic_vector nicht incrementiert 
werden. Das gibt die Fehlermeldung
 + can not have such operands in this context.
Aber dafür gibt es die Vektor-Datentypen signed und unsigned, mit denen 
lässt sich prächtig (und definiert) rechnen...

Wenn man sich das Ganze mal auf der Zunge zergehen lässt, sieht man 
auch, dass es unsinnig ist, mit uneingeschränkten Bitvektoren (wie z.B. 
std_logic_vector) zu rechnen. In einem solchen Vektor kann ja jedes Bit 
eine beliebige Wertigkeit haben (z.B. ein Statusregister eines 
Prozessors). Nur in unserem Kopf wird quasi automatisch den Bits eine 
Wertigkeit zugeordnet. Und einen solchen Automatimus gibt es eigentlich 
in VHDL mit der strengen Typkontrolle nicht.