Forum: FPGA, VHDL & Co. Problem mit integer


von Jens B. (sio2)


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Hi.
In Zeile 127 frage ich einen integer ab, den ich in Zeile 76 mit
signal offset : integer range 0 to 63;
definiert habe.
Sobald ich den offset in Zeile 127 auf =63 abfrage kommt folgender 
Fehler

ERROR:Xst:1534 - Sequential logic for node <offset> appears to be 
controlled by multiple clocks.

Stelle ich die Abfrage aber auf einen wert größer 63 Wird alles 
Systhetisiert.

Nach meinem verständniss müsste dann doch da eine Fehlermelduing kommen, 
weil offset nur bis 63 geht.



Im Selben Code kommt die Meldung:

WARNING:Xst:1989 - Unit <pwm>: instances <pwm1>, <pwm2> of unit 
<pwm_sub> are equivalent, second instance is removed

In RTL Schematic sind jedoch mehrere PWM enthalten, was hat diese 
Meldung zu sagen?


Danke

von Jens B. (sio2)


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Hmm, OK. den ersten Fehler hab ich gefunden.
Muss integer immer mit "<grossere zahl> to <kleinere Zahl> definiert 
werden?

von Lothar M. (Firma: Titel) (lkmiller) (Moderator) Benutzerseite


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> Muss integer immer mit "<grossere zahl> to <kleinere Zahl> definiert
> werden?
Nein, eher andersrum...

Aber ich glaube fast, das ist dein allerkleinstes Problem...
1
 process (spi_clk,spi_reset,clock)  -- das gibt nmir zu denken: 2 Takte...
2
 begin
3
   if(spi_reset = '0')then  -- schon mal schlecht: ein asynchroner, kombinatorischer Reset
4
   :
5
   else                     -- aber danach sollte tunlichst ein Takt kommen...
6
     if (offset = 69) then
7
       if rising_edge(clock) then  -- tut er auch, aber als Gated-Clock  :-o
8
       :
9
       end if;
10
     else
11
       if(spi_en='0') then     -- und hier der Hammer:
12
         if rising_edge(spi_clk) then -- ein zweiter, unterschiedlicher Takt im selben Prozess...
13
         :
14
         end if;
15
       end if;
16
     end if;
17
   end if;
18
 end process;
Das kannst du im besten Fall simulieren. Aber trotz der 
Leistungsfähigkeit heutiger Synthesetools wirst du es kaum auf Hardware 
abgebildet bekommen...

Die Simulation wird allerdings nicht stimmen, denn offset und spi_en 
fehlen in der Sensitivliste.

Sieh dir doch mal an, wie andere einen getakteten Prozess beschreiben 
(und vor allem, wieviele Takte in einem solchen Prozess auftauchen).

BTW:
Statt
1
      pwm_new_value <= "0000000000000000000000000000000000000000000000000000000000000000";
kannst du auch
1
      pwm_new_value <= (others=>'0');
schreiben.

von Jens B. (sio2)


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Lothar Miller schrieb:
>> Muss integer immer mit "<grossere zahl> to <kleinere Zahl> definiert
>> werden?
> Nein, eher andersrum...

Sicher? Mit
signal offset : integer range 63 to 0;
Klappt es wie erwartet. Fehlermeldung bei zugriff auf 64, und keine bei 
63. Andersrum "0 to 63" kamen die (Meiner Meinung nach) unlogischen 
Fehler.


> Das kannst du im besten Fall simulieren. Aber trotz der
> Leistungsfähigkeit heutiger Synthesetools wirst du es kaum auf Hardware
> abgebildet bekommen...
>
Echt, irgendwas klappt, aber nich so wie erwarted :D

>Sieh dir doch mal an, wie andere einen getakteten Prozess beschreiben
>(und vor allem, wieviele Takte in einem solchen Prozess auftauchen).

Grr Hätte ich auch selbst draufkommen müssen.
Danke

von Lothar M. (Firma: Titel) (lkmiller) (Moderator) Benutzerseite


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> Sicher? Mit
> signal offset : integer range 63 to 0;
> Klappt es wie erwartet.
Ich bekomme da den Fehler
1
  Null range: 63 to 0
Irgendwie auch logisch, wenn man sich ansieht, wie der Datentyp 
integer in VHDL definiert ist...

> Klappt es wie erwartet.
Welche Toolchain verwendest du?

EDIT:
Wobei auch 63 für deine Abfrage eindeutig zu klein ist:
1
    if (offset = 69) then

von Jens B. (sio2)


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ISE Webpack 11.4.
Ich stöbere grade duch Deine HP (wenn sie es denn ist, mit Deinem 
Namen).
Mit den älteren hab ich irghendwie mehr Probleme auf meinem System, 
wobei die 11.4er einen Arschlahmen Editor hat.

von Klaus F. (kfalser)


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Lothar Miller schrieb:
>> Sicher? Mit
>> signal offset : integer range 63 to 0;
>> Klappt es wie erwartet.
> Ich bekomme da den Fehler
>
1
>   Null range: 63 to 0
2
>
> Irgendwie auch logisch, wenn man sich ansieht, wie der Datentyp
> integer in VHDL definiert ist...
>
Also entweder
signal offset : integer range 0 to 63;
oder
signal offset : integer range 63 downto 0;

Beides muß das selbe sein.

von Jens B. (sio2)


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>Also entweder
>signal offset : integer range 0 to 63;
>oder
>signal offset : integer range 63 downto 0;

>Beides muß das selbe sein.

Denk auch, die Fehlermeldung wird wohl noch in zusammenhang mit anderen 
Dingen aufgetreten sein.

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